1. 项目概述与核心价值在基于PowerPC 601/603/604这类经典RISC处理器的嵌入式或高性能计算系统设计中处理器总线接口的设计是决定整个系统性能、稳定性和扩展性的基石。它不仅仅是物理上的一堆连线更是定义了CPU如何与内存、外设乃至其他CPU进行高效、有序通信的一套复杂协议。MPC105这款集成了PCI桥接和内存控制器的芯片其核心价值就在于它提供了一个高度灵活且符合PowerPC 60x总线标准的处理器接口让系统设计者能够基于此构建从单核到双核从无缓存到带二级缓存的多样化系统。我接触过不少基于MPC10x系列芯片的设计发现很多工程师在初期容易把重点放在内存时序或PCI设备配置上而低估了处理器总线接口配置的复杂性。实际上总线配置不当导致的性能瓶颈或稳定性问题往往比内存参数调优更难排查。MPC105的60x总线接口支持32位地址总线以及可配置的32位或64位数据总线这意味着它既能适配早期对成本敏感的设计也能满足对带宽有更高要求的应用。更重要的是它完整支持了60x总线协议中的单拍传输和四拍突发传输这对于充分发挥处理器缓存尤其是L1和L2缓存的性能至关重要。这篇文章我将结合MPC105的用户手册和实际调试经验为你深入拆解其60x总线接口的工作原理、配置要点和实战中的“坑”。无论你是在评估一个老系统的升级方案还是在设计一个新的PowerPC平台理解这些底层总线交互的细节都能让你在系统调试和性能优化时心里更有底。2. MPC105总线接口的三种核心配置模式MPC105的灵活性首先体现在其系统拓扑的配置上。它不是一个固定死的控制器而是允许你根据系统需求将其连接成三种不同的形态。理解这三种模式是进行后续信号连接和协议分析的前提。2.1 单处理器系统带可选L2缓存这是最常见的基础配置。如图4-1所示一个PowerPC处理器601/603/604直接连接到MPC105的60x总线接口上。此时MPC105扮演着处理器与系统其他部分主要是主内存和PCI总线之间的桥梁。在这个配置下有几个关键点需要注意信号连接处理器的地址A0-A31、数据DH/DL、以及绝大部分控制信号如TS, TA, TT[0:4]等都直接与MPC105的对应引脚相连。MPC105会负责监听Snoop处理器发起的所有总线操作。L2缓存支持这是该模式下的“可选”部分。你可以将一个外部的二级缓存通常是SRAM或PB2 SRAM也挂接到MPC105的60x总线上。此时这个L2缓存被视为一个“备用总线主设备”。MPC105的仲裁逻辑需要同时管理处理器和L2缓存对总线的访问请求。L2缓存的存在能显著降低平均内存访问延迟但同时也引入了缓存一致性的维护问题。一致性维护SnoopingMPC105会持续监听处理器的总线事务。当处理器访问内存时MPC105会检查这个访问是否与L2缓存或主内存中的内容存在冲突例如处理器要写入一个地址而该地址的数据在L2缓存中且已被修改。如果发生冲突MPC105会通过断言ARTRY地址重试信号来通知处理器要求处理器先执行缓存回写Copy-Back等操作以维护数据一致性。所有双向控制信号如BR,BG,DBG等手册建议通过上拉电阻连接到VDD这是一个重要的硬件设计细节确保了信号在未被驱动时能保持在一个确定的高电平状态避免总线浮空导致的误操作。2.2 多处理器系统双处理器当系统需要更强的计算能力时MPC105可以支持连接两个PowerPC处理器构成一个紧耦合的对称多处理SMP系统如图4-2所示。在这种配置下两个处理器共享同一套60x总线并通过MPC105访问共享的主内存。这种配置的复杂度和设计考量急剧上升总线仲裁两个处理器会竞争总线使用权。MPC105内部的仲裁器需要公平、高效地处理来自BR0和BR1的请求。手册中提到了一种“旋转优先级”机制即两个处理器的请求优先级会轮转以避免某个处理器长期霸占总线。但当某个处理器因缓存一致性需要执行L1回写操作时其请求会被赋予最高优先级以确保一致性协议能及时完成。缓存一致性这是多处理器系统的核心挑战。每个处理器都有自己的L1缓存。当处理器A修改了其缓存中的某个数据块时处理器B的缓存中如果还有该数据块的旧副本就必须使其失效或更新。MPC105通过“监听广播”机制来实现这一点。当任何一个处理器访问共享内存时MPC105会将这个访问“广播”到另一个处理器的总线上触发其进行监听命中检查。如果监听命中了一个已修改Modified状态的缓存行该处理器就会断言ARTRY并随后发起一个缓存回写事务将最新数据写回内存从而保证另一个处理器能读到正确数据。信号连接在双处理器配置中部分控制信号是“总线式”连接的即两个处理器和MPC105都挂接在同一组信号线上例如BR,BG,DBG,AACK,SHD,TA,TEA等。这要求PCB布局时特别注意信号完整性避免因反射或串扰导致时序问题。而地址、数据等信号则是点对点连接到MPC105。2.3 配置选择的工程考量选择哪种配置不仅仅是芯片支持与否的问题更需要从系统目标出发性能 vs 成本单处理器加L2缓存通常能在成本和性能间取得较好平衡。L2缓存能捕捉大部分L1未命中减少对共享总线和内存的访问压力。而双处理器配置虽然能提升理论峰值算力但共享总线可能成为瓶颈且软件需要支持SMP才能发挥优势。软件生态双处理器系统需要操作系统和应用程序明确支持多线程/多进程并行否则第二个处理器可能处于闲置状态。而单处理器系统的软件生态则简单得多。功耗与散热双处理器意味着更高的功耗和更复杂的热设计。在嵌入式或工控领域这可能是决定性因素。总线负载与时序双处理器配置下总线上的负载更重信号完整性挑战更大。你需要仔细计算时序确保在最长走线、最差温度电压条件下建立和保持时间依然满足要求。我曾在调试一个双604系统时因为TS传输开始信号到两个处理器的走线长度差异过大导致其中一个处理器偶尔采样不到有效的启动信号引发了极其隐蔽的随机性错误。3. 60x总线协议深度解析地址任期与数据任期PowerPC 60x总线协议的精妙之处在于它将一次完整的内存访问事务清晰地分解为地址任期和数据任期并且这两个任期是相互独立、可以流水线化重叠进行的。这种“分离总线”设计是提升系统并发能力和带宽利用率的关键。3.1 总线事务的生命周期仲裁、传输与终止如图4-3所示无论是地址任期还是数据任期都包含三个相同的阶段仲裁、传输和终止。理解这三个阶段就像理解交通规则一样重要。仲裁阶段任何设备处理器、L2缓存控制器想要使用总线必须先获得“路权”。对于地址总线它通过断言BR总线请求信号来申请MPC105仲裁器在适当时机回应BG总线授予信号。数据总线的仲裁类似使用DBG数据总线授予信号。一个重要的概念是“合格授予”只有当BG或DBG被断言且ARTRY信号为无效negated时主设备才能真正获得总线控制权。ARTRY是监听响应信号如果它有效意味着当前事务需要重试新主设备此时不能接管总线。传输阶段获得总线控制权后主设备开始驱动信号。地址传输主设备在地址总线上输出目标地址A0-A31同时通过传输属性信号TT0-TT4,TSIZ0-TSIZ2,TBST等告诉系统这次访问的“意图”。例如是读还是写是单次访问还是突发传输数据大小是多少这些属性信号是正确解释事务的关键。MPC105会根据TT[0:4]的编码见表4-1来决定如何响应。例如01010表示普通读操作MPC105会回应AACK和TA而11010表示原子读MPC105同样需要保证操作的原子性。数据传输对于读操作主设备在获得数据总线授权后采样数据总线上的数据。对于写操作主设备则驱动数据到总线上。数据可以以单拍1-8字节或突发固定32字节缓存行的形式传输。终止阶段传输完成后系统需要告知主设备该阶段结束。地址终止由MPC105通过断言AACK地址确认信号来完成。AACK的断言时机是可配置的通过PICR2[CF_APHASE_WS]位来设置最小的地址相位等待状态。在AACK断言后的一个时钟周期是ARTRY窗口。如果在此期间ARTRY被断言则意味着发生了监听命中或其他冲突整个地址事务需要重试。数据终止由数据接收方对于读是MPC105对于写是目标设备通过断言TA传输确认信号来完成。对于突发传输每一拍beat数据都需要一个TA来确认最后一个TA也标志着整个数据任期的结束。3.2 地址流水线与分离总线事务性能加速器这是60x总线协议中最能体现设计智慧的部分。如图4-5所示地址流水线允许一个新的地址任期例如处理器发起下一次内存读请求在前一个数据任期例如上一次读的数据正在传输尚未完成时就开始。这意味着内存控制器可以提前解码下一个操作的地址并开始准备从而隐藏了部分内存访问延迟。MPC105支持一级流水线。它通过控制AACK和BG信号的时序来实现在当前主设备的数据传输开始后TA有效MPC105就可以断言AACK结束其地址任期并同时将地址总线授予给下一个请求者。这样在第一个数据还在传输时第二个操作的地址已经出现在总线上并被内存控制器接收处理。分离总线事务则是流水线概念的延伸。它允许地址总线和数据总线被完全独立地仲裁和使用。一个主设备可以在释放地址总线后完成地址任期去竞争数据总线来传输数据而此时另一个主设备可能已经获得了地址总线并开始了下一个地址任期。这种高度并发的机制对于多处理器系统尤其重要可以极大地提高共享总线的利用率和整体系统吞吐量。MPC105通过独立的地址仲裁BR/BG和数据仲裁隐式请求/DBG机制为分离总线事务提供了硬件支持。3.3 传输属性信号详解告诉系统你的意图当处理器在总线上发起一个事务时它不仅仅给出地址还通过一组信号详细描述了这次访问的“元数据”。MPC105和系统中的其他设备如L2缓存就靠这些信息来做出正确响应。传输类型TT0-TT4这5位信号编码定义了事务的根本性质。手册中的表4-1和表4-2是绝对的权威参考。我们需要关注几大类普通内存访问如01010读、00010带刷新的写。MPC105会正常完成读写。缓存维护操作如01100dcbf指令相关的Kill、01101icbi指令缓存块无效。这些是“仅地址”操作MPC105只需回应AACK不进行数据传输。同步与屏障指令如01000sync、10000eieio。这些指令要求所有先前的内存操作完成后才能继续。MPC105在回应AACK后会否定总线授予BG直到其内部的写缓冲被清空从而确保强内存序。原子操作与保留集如11010原子读、00001lwarx设置保留集。MPC105需要保证这些操作的原子性防止其他主设备中间介入。错误与保留编码对于未定义或保留的编码如10110MPC105会将其视为非法操作并可能根据配置断言TEA传输错误确认信号。MPC105发起的监听广播当PCI设备访问内存时MPC105会代表PCI主设备在60x总线上发起一个监听广播事务其TT编码是特定的如00010表示突发写刷新用于查询处理器的缓存。传输大小与突发TSIZ0-TSIZ2, TBST这组信号告诉系统要传输多少数据。TBST信号区分单拍和突发传输。当TBST无效时TSIZ[0:2]编码表示单次传输的字节数1-8字节如表4-3所示。当TBST有效时固定表示一个8字32字节的突发传输此时TSIZ[0:2]固定为010。突发传输总是用于整个缓存行的填充或回写。地址线A27-A28用于指示突发传输的起始双字位置支持关键双字优先的传输顺序。例如如果处理器需要缓存行中的第2个双字DW1它会设置A27-A2801MPC105就会先传输DW1然后是DW2, DW3, DW0。这种机制能优先满足导致缓存缺失的那个数据请求减少处理器停顿。全局、写通与缓存禁止GBL, WT, CI这些信号进一步修饰了事务。GBL全局表示此事务应对所有缓存可见用于维护多处理器间的一致性。WT写通提示此写操作应直达内存即使命中缓存也应写通。用于I/O区域或不可缓存的内存。CI缓存禁止表示此访问不应被缓存。对于PCI设备映射的空间或内存映射寄存器必须设置此位。4. 数据对齐与传输实战性能的魔鬼在细节里数据在总线上如何摆放和传输直接影响到访问效率和硬件设计的复杂性。MPC105的60x接口支持对齐和不对齐传输但强烈建议在软件层面保证对齐。4.1 对齐传输高效之路对齐传输是指数据的起始地址是其大小的整数倍。例如一个4字节字访问其地址最低两位应为00一个8字节双字访问地址最低三位应为000。当MPC105配置为64位数据总线时情况相对简单表4-6字节访问通过A29-A31选择8个字节通道DH0-DH7, DL0-DL31中的一个。半字2字节访问通过A29-A31选择4个对齐的起始位置之一占用两个连续的字节通道。字4字节访问通过A29-A31选择两个对齐的起始位置之一000或100占用四个连续的字节通道。双字8字节访问地址A29-A31必须为000占用全部8个字节通道。突发传输总是双字对齐的每个数据拍传输一个双字顺序由A27-A28决定。当MPC105配置为32位数据总线时表4-8只有高32位数据线DH0-DH31被使用低32位DL0-DL31忽略。此时字节、半字、字访问都在单拍内完成通过A29-A31选择DH总线上的对应字节通道。双字访问需要两个数据拍第一拍传输地址指向的双字中的低字根据A29-A31选择第二拍传输高字。这是32位模式下的一个重要性能差异。4.2 非对齐传输不得已而为之的性能陷阱非对齐传输是指访问的地址没有按照数据大小对齐。例如从一个地址0x1001读取一个4字节的字。MPC105虽然支持非对齐但这是以性能为代价的。如表4-7和表4-9所示一个非对齐的4字节访问如果它没有跨越一个字边界即起始地址在同一个4字节对齐块内MPC105可以通过单次总线事务完成但需要复杂的字节通道掩码控制。如果它跨越了字边界例如从0x1003读取4字节会访问0x1003-0x1006涉及0x1000-0x1003和0x1004-0x1007两个字MPC105需要发起两次独立的总线事务才能取回所有数据。为什么强烈建议避免非对齐访问性能惩罚可能使单次访问变成两次带宽利用率减半延迟翻倍。软件开销PowerPC处理器的地址转换逻辑TLB在处理非对齐的lmw/stmw加载/存储多个或字符串指令时可能产生大量的异常Alignment Exception导致严重的上下文切换开销。硬件复杂性虽然MPC105在硬件上处理了非对齐但这意味着内存控制器和总线接口需要更复杂的逻辑在某些极端时序下可能成为不稳定因素。实战建议在编写底层驱动或性能关键代码时务必确保数据结构的地址对齐。使用编译器指令如GCC的__attribute__((aligned(n)))来强制对齐。对于无法保证对齐的外部数据如网络数据包在拷贝到内部缓冲区后再进行处理。5. 缓存一致性协议与监听机制在多处理器或带L2缓存的系统中维护所有缓存中数据副本的一致性是正确性的基石。MPC105实现了基于监听的写回Write-Back缓存一致性协议MESI协议的一种变体。5.1 监听Snooping流程详解监听是维护一致性的核心机制。其基本思想是所有可能修改共享数据的主设备这里是处理器其总线事务都会被系统中所有其他缓存其他处理器的L1或L2缓存监听。以一次处理器写内存操作为例详细流程如下处理器准备写入一个地址。它首先在总线上发起一个写事务驱动地址、数据和传输类型如00010写刷新。MPC105看到这个事务后会将其作为监听广播发送到连接着其他缓存代理另一个处理器或L2缓存的总线上。其他缓存代理持续监听总线。它们将广播的地址与自己缓存标签Tag进行比较。监听命中如果某个缓存中发现该地址对应的缓存行存在且状态为“已修改”Modified或“独占”Exclusive则意味着该缓存拥有该数据的最新副本。如果状态是“已修改”监听者必须采取行动。它会立即断言ARTRY信号。断言ARTRY会导致MPC105终止当前处理器的地址任期通过AACK并通知处理器本次访问需要重试。同时这个拥有“已修改”行的处理器会立即断言自己的BR信号请求总线准备执行缓存回写。当它获得总线授权后它会将整个修改过的缓存行32字节写回主内存。回写完成后原始处理器重试它的写操作此时因为内存中的数据已是最新且其他缓存中的该行已被标记为“无效”Invalid所以写操作可以顺利进行。监听未命中或状态为“共享”如果监听未命中或命中但状态是“共享”Shared或“无效”Invalid则不会断言ARTRY。MPC105会正常完成当前事务。图4-6清晰地展示了这一过程。ARTRY的断言窗口是在AACK断言后的那个时钟周期。这个时序非常关键硬件设计必须保证监听逻辑能在AACK周期内完成地址比较并驱动ARTRY。5.2 MPC105的监听相关配置MPC105提供了寄存器位来微调监听行为以适应不同的系统拓扑和性能需求PICR2[CF_SNOOP_WS]监听等待状态。这个参数定义了MPC105在发起一个监听广播后需要等待多少个时钟周期才能认为监听响应ARTRY是稳定有效的。在双处理器系统中这个值必须足够大以确保另一个处理器有足够的时间完成地址比较和驱动ARTRY。例如如果两个处理器时钟不同步比如一个在1:1模式一个在2:1模式或者物理走线较长就需要增加这个等待状态。PICR1[CF_LOOP_SNOOP]监听循环。如果此位被设置当MPC105因PCI访问内存而发起监听且收到了ARTRY响应时MPC105不会立即放弃而是会重复发起监听直到不再收到ARTRY为止。这确保了在存在缓存一致性的竞争时PCI事务最终能完成。但副作用是可能增加PCI访问的延迟。PICR2[CF_L2_HIT_DELAY]L2命中延迟。在带L2缓存的系统中当处理器访问一个可能被L2缓存命中的地址时需要给L2缓存一个响应时间。CF_APHASE_WS地址相位等待状态的设置值应大于或等于CF_L2_HIT_DELAY以确保L2缓存有足够时间检查命中并可能驱动ARTRY。5.3 地址总线停泊与数据总线停泊这是两个用于优化性能的配置项PICR2[CF_APARK]地址总线停泊。当设置时MPC105会将地址总线的授予权BG“停泊”在最后一个使用它的主设备上。这意味着如果该主设备再次请求总线它可以立即获得授权而无需经过完整的仲裁周期减少了延迟。这在单处理器或主处理器访问模式固定的系统中很有用。PICR1[CF_DPARK]数据总线停泊。功能类似但是针对数据总线。它将数据总线授予权DBG停泊给最后一个地址总线主设备。因为通常一个主设备在发起地址后很快就要进行数据传输数据总线停泊可以进一步减少数据阶段的延迟。注意事项在负载均衡的双处理器系统中启用总线停泊可能会对另一个处理器不公平导致其总线访问延迟增加。需要根据实际应用场景评估是否启用。6. 关键信号时序与系统调试经验理解协议是基础但让系统跑起来并稳定工作离不开对关键信号时序的深刻理解和扎实的调试手段。6.1 关键控制信号及其作用除了地址和数据线以下控制信号是调试总线问题的“指示灯”TS(Transfer Start)事务开始的标志。主设备在获得地址总线授权(BG)且ARTRY无效后的时钟上升沿驱动TS有效同时输出地址和属性信号。测量TS到AACK的周期数可以验证CF_APHASE_WS的设置是否生效。AACK(Address Acknowledge)MPC105驱动表示地址相位被接受。AACK有效后主设备可以释放地址总线。AACK的延迟是系统延迟的重要组成部分。TA(Transfer Acknowledge)数据接收方驱动表示一拍数据已被成功接收。对于读操作TA有效时数据必须稳定在总线上对于写操作TA有效表示数据已被锁存。突发传输中每一拍都需要一个TA。ARTRY(Address Retry)监听响应信号。由监听方另一处理器或L2缓存在AACK后的窗口内驱动。ARTRY有效是导致事务重试、影响性能的常见原因。在逻辑分析仪上捕获到异常的ARTRY脉冲往往是定位缓存一致性问题的起点。TEA(Transfer Error Acknowledge)传输错误确认。当访问一个不存在的地址或设备返回错误时MPC105可能驱动TEA来异常终止数据任期。TEA是硬件错误的直接指示。6.2 使用逻辑分析仪进行总线抓取与解析调试复杂的总线交互一个支持状态序列触发和高级协议解码的逻辑分析仪是必不可少的。以下是我的常用步骤探头连接确保可靠地连接到地址线A0-A31关键位、数据线DH/DL、以及上述所有关键控制信号CLK,TS,AACK,TA,ARTRY,TEA,TT[0:4],TSIZ[0:2],TBST。注意阻抗匹配避免信号失真。触发设置一个高效的触发能快速捕捉到问题。我常用的触发条件有TS下降沿开始捕获所有事务。ARTRY有效专门捕获所有导致重试的事务。TEA有效捕获所有错误事务。TS有效 TT[0:4]01000(sync指令)用于观察内存屏障前后的总线活动。协议解码现代逻辑分析仪软件支持自定义协议解码器。你需要根据60x总线协议手册设置解码规则。例如将TS有效后的第一个时钟周期定义为“地址相位”解码A[0:31]为地址TT[0:4]为操作类型将TA有效周期定义为“数据相位”解码数据总线。这样原始的波形会变成可读的“读0x10000000, 数据0x12345678”这样的信息流。时序分析检查TS到AACK的延迟是否符合CF_APHASE_WS的设置。检查TS有效后数据总线授权DBG是否在预期的时间内有效。检查读操作中TA有效时数据是否稳定。检查写操作中数据是否在TA有效前足够早建立。特别注意ARTRY窗口确保ARTRY只在AACK有效后的一个时钟周期内被采样。如果ARTRY在此窗口外出现抖动可能导致不可预知的行为。6.3 常见问题排查实录系统随机挂死或数据错误现象系统运行一段时间后死机或计算结果偶尔出错。排查首先怀疑缓存一致性问题。抓取总线重点观察ARTRY。如果发现大量本不该出现的ARTRY例如访问只读代码区或私有数据时可能是内存范围配置错误将不应缓存的空间标记为了缓存属性CI位为0。检查MPC105的内存控制器基址/大小寄存器和属性寄存器确保PCI空间、设备寄存器区域被正确设置为非缓存CI1。心得在MPC105中内存属性的配置缓存禁止、写通等是通过内存控制器MC的寄存器与地址范围绑定的而不是由处理器指令单独控制。务必确保软件访问的地址范围与硬件配置的属性完全匹配。性能远低于预期现象内存带宽测试结果只有理论值的一半甚至更低。排查检查是否发生了大量非对齐访问。通过解码总线事务观察TSIZ和地址低位统计非对齐访问的比例。检查突发传输是否被正确使用。在缓存行填充时应该看到TBST有效且是连续的4个64位模式或8个32位模式数据拍。如果总是单拍传输检查处理器的缓存是否被禁用或MPC105的TBST信号连接是否有问题。检查ARTRY频率。频繁的ARTRY会导致大量事务重试严重浪费带宽。在双处理器系统中如果共享数据如锁变量、任务队列频繁更新会导致“缓存乒乓”。考虑使用更细粒度的锁或无锁数据结构。检查CF_APHASE_WS和CF_SNOOP_WS的设置是否过于保守。过长的等待状态会增加每次访问的固定延迟。在满足系统稳定性的前提下可以尝试逐步减小这些值并进行压力测试。PCI设备访问内存异常缓慢现象通过PCI网卡DMA传输数据到内存速度很慢。排查这很可能与监听机制有关。当PCI设备写内存时MPC105会发起监听广播。如果CF_SNOOP_WS设置过小监听响应未稳定就被采样可能导致错误。如果CF_LOOP_SNOOP未启用且处理器缓存频繁命中修改行断言ARTRYPCI事务可能被不断重试甚至丢弃。对策适当增加CF_SNOOP_WS。如果系统允许启用CF_LOOP_SNOOP以确保PCI事务完成。更根本的方法是将PCI设备DMA使用的内存区域设置为非缓存CI1。这样PCI的写入不会触发监听处理器访问该区域时直接读内存虽然单次访问延迟略高但避免了缓存一致性开销对于大数据流传输整体性能更高。上电后处理器无法启动不执行第一条指令现象系统上电处理器复位释放后HRESET信号已无效但通过调试器发现处理器PC指针不变化或访问第一条指令地址就失败。排查这是最棘手的问题之一。首先用示波器或逻辑分析仪检查60x总线时钟是否稳定。然后抓取处理器释放复位后最初的总线周期。检查处理器是否发出了TS如果没有可能是处理器配置引脚如PLL_CFG设置错误导致内核时钟未正确锁定。如果发出了TS检查MPC105是否回复了AACK如果没有检查MPC105的配置寄存器是否已正确初始化特别是内存控制器相关寄存器因为第一条指令需要从ROM/Flash读取。MPC105可能因为访问了未配置或无效的内存空间而无法响应。检查ARTRY或TEA是否被误触发在初始化阶段不应有ARTRY。如果TEA被触发说明访问了非法地址。终极手段配置MPC105将处理器总线的初始访问重定向到一个已知良好的、简单的设备如一个FPGA实现的单周期响应ROM先确保处理器能跑起来再逐步调试内存控制器和PCI的配置。
深入解析PowerPC 60x总线协议与MPC105处理器接口配置实战
发布时间：2026/6/19 3:31:08
1. 项目概述与核心价值在基于PowerPC 601/603/604这类经典RISC处理器的嵌入式或高性能计算系统设计中处理器总线接口的设计是决定整个系统性能、稳定性和扩展性的基石。它不仅仅是物理上的一堆连线更是定义了CPU如何与内存、外设乃至其他CPU进行高效、有序通信的一套复杂协议。MPC105这款集成了PCI桥接和内存控制器的芯片其核心价值就在于它提供了一个高度灵活且符合PowerPC 60x总线标准的处理器接口让系统设计者能够基于此构建从单核到双核从无缓存到带二级缓存的多样化系统。我接触过不少基于MPC10x系列芯片的设计发现很多工程师在初期容易把重点放在内存时序或PCI设备配置上而低估了处理器总线接口配置的复杂性。实际上总线配置不当导致的性能瓶颈或稳定性问题往往比内存参数调优更难排查。MPC105的60x总线接口支持32位地址总线以及可配置的32位或64位数据总线这意味着它既能适配早期对成本敏感的设计也能满足对带宽有更高要求的应用。更重要的是它完整支持了60x总线协议中的单拍传输和四拍突发传输这对于充分发挥处理器缓存尤其是L1和L2缓存的性能至关重要。这篇文章我将结合MPC105的用户手册和实际调试经验为你深入拆解其60x总线接口的工作原理、配置要点和实战中的“坑”。无论你是在评估一个老系统的升级方案还是在设计一个新的PowerPC平台理解这些底层总线交互的细节都能让你在系统调试和性能优化时心里更有底。2. MPC105总线接口的三种核心配置模式MPC105的灵活性首先体现在其系统拓扑的配置上。它不是一个固定死的控制器而是允许你根据系统需求将其连接成三种不同的形态。理解这三种模式是进行后续信号连接和协议分析的前提。2.1 单处理器系统带可选L2缓存这是最常见的基础配置。如图4-1所示一个PowerPC处理器601/603/604直接连接到MPC105的60x总线接口上。此时MPC105扮演着处理器与系统其他部分主要是主内存和PCI总线之间的桥梁。在这个配置下有几个关键点需要注意信号连接处理器的地址A0-A31、数据DH/DL、以及绝大部分控制信号如TS, TA, TT[0:4]等都直接与MPC105的对应引脚相连。MPC105会负责监听Snoop处理器发起的所有总线操作。L2缓存支持这是该模式下的“可选”部分。你可以将一个外部的二级缓存通常是SRAM或PB2 SRAM也挂接到MPC105的60x总线上。此时这个L2缓存被视为一个“备用总线主设备”。MPC105的仲裁逻辑需要同时管理处理器和L2缓存对总线的访问请求。L2缓存的存在能显著降低平均内存访问延迟但同时也引入了缓存一致性的维护问题。一致性维护SnoopingMPC105会持续监听处理器的总线事务。当处理器访问内存时MPC105会检查这个访问是否与L2缓存或主内存中的内容存在冲突例如处理器要写入一个地址而该地址的数据在L2缓存中且已被修改。如果发生冲突MPC105会通过断言ARTRY地址重试信号来通知处理器要求处理器先执行缓存回写Copy-Back等操作以维护数据一致性。所有双向控制信号如BR,BG,DBG等手册建议通过上拉电阻连接到VDD这是一个重要的硬件设计细节确保了信号在未被驱动时能保持在一个确定的高电平状态避免总线浮空导致的误操作。2.2 多处理器系统双处理器当系统需要更强的计算能力时MPC105可以支持连接两个PowerPC处理器构成一个紧耦合的对称多处理SMP系统如图4-2所示。在这种配置下两个处理器共享同一套60x总线并通过MPC105访问共享的主内存。这种配置的复杂度和设计考量急剧上升总线仲裁两个处理器会竞争总线使用权。MPC105内部的仲裁器需要公平、高效地处理来自BR0和BR1的请求。手册中提到了一种“旋转优先级”机制即两个处理器的请求优先级会轮转以避免某个处理器长期霸占总线。但当某个处理器因缓存一致性需要执行L1回写操作时其请求会被赋予最高优先级以确保一致性协议能及时完成。缓存一致性这是多处理器系统的核心挑战。每个处理器都有自己的L1缓存。当处理器A修改了其缓存中的某个数据块时处理器B的缓存中如果还有该数据块的旧副本就必须使其失效或更新。MPC105通过“监听广播”机制来实现这一点。当任何一个处理器访问共享内存时MPC105会将这个访问“广播”到另一个处理器的总线上触发其进行监听命中检查。如果监听命中了一个已修改Modified状态的缓存行该处理器就会断言ARTRY并随后发起一个缓存回写事务将最新数据写回内存从而保证另一个处理器能读到正确数据。信号连接在双处理器配置中部分控制信号是“总线式”连接的即两个处理器和MPC105都挂接在同一组信号线上例如BR,BG,DBG,AACK,SHD,TA,TEA等。这要求PCB布局时特别注意信号完整性避免因反射或串扰导致时序问题。而地址、数据等信号则是点对点连接到MPC105。2.3 配置选择的工程考量选择哪种配置不仅仅是芯片支持与否的问题更需要从系统目标出发性能 vs 成本单处理器加L2缓存通常能在成本和性能间取得较好平衡。L2缓存能捕捉大部分L1未命中减少对共享总线和内存的访问压力。而双处理器配置虽然能提升理论峰值算力但共享总线可能成为瓶颈且软件需要支持SMP才能发挥优势。软件生态双处理器系统需要操作系统和应用程序明确支持多线程/多进程并行否则第二个处理器可能处于闲置状态。而单处理器系统的软件生态则简单得多。功耗与散热双处理器意味着更高的功耗和更复杂的热设计。在嵌入式或工控领域这可能是决定性因素。总线负载与时序双处理器配置下总线上的负载更重信号完整性挑战更大。你需要仔细计算时序确保在最长走线、最差温度电压条件下建立和保持时间依然满足要求。我曾在调试一个双604系统时因为TS传输开始信号到两个处理器的走线长度差异过大导致其中一个处理器偶尔采样不到有效的启动信号引发了极其隐蔽的随机性错误。3. 60x总线协议深度解析地址任期与数据任期PowerPC 60x总线协议的精妙之处在于它将一次完整的内存访问事务清晰地分解为地址任期和数据任期并且这两个任期是相互独立、可以流水线化重叠进行的。这种“分离总线”设计是提升系统并发能力和带宽利用率的关键。3.1 总线事务的生命周期仲裁、传输与终止如图4-3所示无论是地址任期还是数据任期都包含三个相同的阶段仲裁、传输和终止。理解这三个阶段就像理解交通规则一样重要。仲裁阶段任何设备处理器、L2缓存控制器想要使用总线必须先获得“路权”。对于地址总线它通过断言BR总线请求信号来申请MPC105仲裁器在适当时机回应BG总线授予信号。数据总线的仲裁类似使用DBG数据总线授予信号。一个重要的概念是“合格授予”只有当BG或DBG被断言且ARTRY信号为无效negated时主设备才能真正获得总线控制权。ARTRY是监听响应信号如果它有效意味着当前事务需要重试新主设备此时不能接管总线。传输阶段获得总线控制权后主设备开始驱动信号。地址传输主设备在地址总线上输出目标地址A0-A31同时通过传输属性信号TT0-TT4,TSIZ0-TSIZ2,TBST等告诉系统这次访问的“意图”。例如是读还是写是单次访问还是突发传输数据大小是多少这些属性信号是正确解释事务的关键。MPC105会根据TT[0:4]的编码见表4-1来决定如何响应。例如01010表示普通读操作MPC105会回应AACK和TA而11010表示原子读MPC105同样需要保证操作的原子性。数据传输对于读操作主设备在获得数据总线授权后采样数据总线上的数据。对于写操作主设备则驱动数据到总线上。数据可以以单拍1-8字节或突发固定32字节缓存行的形式传输。终止阶段传输完成后系统需要告知主设备该阶段结束。地址终止由MPC105通过断言AACK地址确认信号来完成。AACK的断言时机是可配置的通过PICR2[CF_APHASE_WS]位来设置最小的地址相位等待状态。在AACK断言后的一个时钟周期是ARTRY窗口。如果在此期间ARTRY被断言则意味着发生了监听命中或其他冲突整个地址事务需要重试。数据终止由数据接收方对于读是MPC105对于写是目标设备通过断言TA传输确认信号来完成。对于突发传输每一拍beat数据都需要一个TA来确认最后一个TA也标志着整个数据任期的结束。3.2 地址流水线与分离总线事务性能加速器这是60x总线协议中最能体现设计智慧的部分。如图4-5所示地址流水线允许一个新的地址任期例如处理器发起下一次内存读请求在前一个数据任期例如上一次读的数据正在传输尚未完成时就开始。这意味着内存控制器可以提前解码下一个操作的地址并开始准备从而隐藏了部分内存访问延迟。MPC105支持一级流水线。它通过控制AACK和BG信号的时序来实现在当前主设备的数据传输开始后TA有效MPC105就可以断言AACK结束其地址任期并同时将地址总线授予给下一个请求者。这样在第一个数据还在传输时第二个操作的地址已经出现在总线上并被内存控制器接收处理。分离总线事务则是流水线概念的延伸。它允许地址总线和数据总线被完全独立地仲裁和使用。一个主设备可以在释放地址总线后完成地址任期去竞争数据总线来传输数据而此时另一个主设备可能已经获得了地址总线并开始了下一个地址任期。这种高度并发的机制对于多处理器系统尤其重要可以极大地提高共享总线的利用率和整体系统吞吐量。MPC105通过独立的地址仲裁BR/BG和数据仲裁隐式请求/DBG机制为分离总线事务提供了硬件支持。3.3 传输属性信号详解告诉系统你的意图当处理器在总线上发起一个事务时它不仅仅给出地址还通过一组信号详细描述了这次访问的“元数据”。MPC105和系统中的其他设备如L2缓存就靠这些信息来做出正确响应。传输类型TT0-TT4这5位信号编码定义了事务的根本性质。手册中的表4-1和表4-2是绝对的权威参考。我们需要关注几大类普通内存访问如01010读、00010带刷新的写。MPC105会正常完成读写。缓存维护操作如01100dcbf指令相关的Kill、01101icbi指令缓存块无效。这些是“仅地址”操作MPC105只需回应AACK不进行数据传输。同步与屏障指令如01000sync、10000eieio。这些指令要求所有先前的内存操作完成后才能继续。MPC105在回应AACK后会否定总线授予BG直到其内部的写缓冲被清空从而确保强内存序。原子操作与保留集如11010原子读、00001lwarx设置保留集。MPC105需要保证这些操作的原子性防止其他主设备中间介入。错误与保留编码对于未定义或保留的编码如10110MPC105会将其视为非法操作并可能根据配置断言TEA传输错误确认信号。MPC105发起的监听广播当PCI设备访问内存时MPC105会代表PCI主设备在60x总线上发起一个监听广播事务其TT编码是特定的如00010表示突发写刷新用于查询处理器的缓存。传输大小与突发TSIZ0-TSIZ2, TBST这组信号告诉系统要传输多少数据。TBST信号区分单拍和突发传输。当TBST无效时TSIZ[0:2]编码表示单次传输的字节数1-8字节如表4-3所示。当TBST有效时固定表示一个8字32字节的突发传输此时TSIZ[0:2]固定为010。突发传输总是用于整个缓存行的填充或回写。地址线A27-A28用于指示突发传输的起始双字位置支持关键双字优先的传输顺序。例如如果处理器需要缓存行中的第2个双字DW1它会设置A27-A2801MPC105就会先传输DW1然后是DW2, DW3, DW0。这种机制能优先满足导致缓存缺失的那个数据请求减少处理器停顿。全局、写通与缓存禁止GBL, WT, CI这些信号进一步修饰了事务。GBL全局表示此事务应对所有缓存可见用于维护多处理器间的一致性。WT写通提示此写操作应直达内存即使命中缓存也应写通。用于I/O区域或不可缓存的内存。CI缓存禁止表示此访问不应被缓存。对于PCI设备映射的空间或内存映射寄存器必须设置此位。4. 数据对齐与传输实战性能的魔鬼在细节里数据在总线上如何摆放和传输直接影响到访问效率和硬件设计的复杂性。MPC105的60x接口支持对齐和不对齐传输但强烈建议在软件层面保证对齐。4.1 对齐传输高效之路对齐传输是指数据的起始地址是其大小的整数倍。例如一个4字节字访问其地址最低两位应为00一个8字节双字访问地址最低三位应为000。当MPC105配置为64位数据总线时情况相对简单表4-6字节访问通过A29-A31选择8个字节通道DH0-DH7, DL0-DL31中的一个。半字2字节访问通过A29-A31选择4个对齐的起始位置之一占用两个连续的字节通道。字4字节访问通过A29-A31选择两个对齐的起始位置之一000或100占用四个连续的字节通道。双字8字节访问地址A29-A31必须为000占用全部8个字节通道。突发传输总是双字对齐的每个数据拍传输一个双字顺序由A27-A28决定。当MPC105配置为32位数据总线时表4-8只有高32位数据线DH0-DH31被使用低32位DL0-DL31忽略。此时字节、半字、字访问都在单拍内完成通过A29-A31选择DH总线上的对应字节通道。双字访问需要两个数据拍第一拍传输地址指向的双字中的低字根据A29-A31选择第二拍传输高字。这是32位模式下的一个重要性能差异。4.2 非对齐传输不得已而为之的性能陷阱非对齐传输是指访问的地址没有按照数据大小对齐。例如从一个地址0x1001读取一个4字节的字。MPC105虽然支持非对齐但这是以性能为代价的。如表4-7和表4-9所示一个非对齐的4字节访问如果它没有跨越一个字边界即起始地址在同一个4字节对齐块内MPC105可以通过单次总线事务完成但需要复杂的字节通道掩码控制。如果它跨越了字边界例如从0x1003读取4字节会访问0x1003-0x1006涉及0x1000-0x1003和0x1004-0x1007两个字MPC105需要发起两次独立的总线事务才能取回所有数据。为什么强烈建议避免非对齐访问性能惩罚可能使单次访问变成两次带宽利用率减半延迟翻倍。软件开销PowerPC处理器的地址转换逻辑TLB在处理非对齐的lmw/stmw加载/存储多个或字符串指令时可能产生大量的异常Alignment Exception导致严重的上下文切换开销。硬件复杂性虽然MPC105在硬件上处理了非对齐但这意味着内存控制器和总线接口需要更复杂的逻辑在某些极端时序下可能成为不稳定因素。实战建议在编写底层驱动或性能关键代码时务必确保数据结构的地址对齐。使用编译器指令如GCC的__attribute__((aligned(n)))来强制对齐。对于无法保证对齐的外部数据如网络数据包在拷贝到内部缓冲区后再进行处理。5. 缓存一致性协议与监听机制在多处理器或带L2缓存的系统中维护所有缓存中数据副本的一致性是正确性的基石。MPC105实现了基于监听的写回Write-Back缓存一致性协议MESI协议的一种变体。5.1 监听Snooping流程详解监听是维护一致性的核心机制。其基本思想是所有可能修改共享数据的主设备这里是处理器其总线事务都会被系统中所有其他缓存其他处理器的L1或L2缓存监听。以一次处理器写内存操作为例详细流程如下处理器准备写入一个地址。它首先在总线上发起一个写事务驱动地址、数据和传输类型如00010写刷新。MPC105看到这个事务后会将其作为监听广播发送到连接着其他缓存代理另一个处理器或L2缓存的总线上。其他缓存代理持续监听总线。它们将广播的地址与自己缓存标签Tag进行比较。监听命中如果某个缓存中发现该地址对应的缓存行存在且状态为“已修改”Modified或“独占”Exclusive则意味着该缓存拥有该数据的最新副本。如果状态是“已修改”监听者必须采取行动。它会立即断言ARTRY信号。断言ARTRY会导致MPC105终止当前处理器的地址任期通过AACK并通知处理器本次访问需要重试。同时这个拥有“已修改”行的处理器会立即断言自己的BR信号请求总线准备执行缓存回写。当它获得总线授权后它会将整个修改过的缓存行32字节写回主内存。回写完成后原始处理器重试它的写操作此时因为内存中的数据已是最新且其他缓存中的该行已被标记为“无效”Invalid所以写操作可以顺利进行。监听未命中或状态为“共享”如果监听未命中或命中但状态是“共享”Shared或“无效”Invalid则不会断言ARTRY。MPC105会正常完成当前事务。图4-6清晰地展示了这一过程。ARTRY的断言窗口是在AACK断言后的那个时钟周期。这个时序非常关键硬件设计必须保证监听逻辑能在AACK周期内完成地址比较并驱动ARTRY。5.2 MPC105的监听相关配置MPC105提供了寄存器位来微调监听行为以适应不同的系统拓扑和性能需求PICR2[CF_SNOOP_WS]监听等待状态。这个参数定义了MPC105在发起一个监听广播后需要等待多少个时钟周期才能认为监听响应ARTRY是稳定有效的。在双处理器系统中这个值必须足够大以确保另一个处理器有足够的时间完成地址比较和驱动ARTRY。例如如果两个处理器时钟不同步比如一个在1:1模式一个在2:1模式或者物理走线较长就需要增加这个等待状态。PICR1[CF_LOOP_SNOOP]监听循环。如果此位被设置当MPC105因PCI访问内存而发起监听且收到了ARTRY响应时MPC105不会立即放弃而是会重复发起监听直到不再收到ARTRY为止。这确保了在存在缓存一致性的竞争时PCI事务最终能完成。但副作用是可能增加PCI访问的延迟。PICR2[CF_L2_HIT_DELAY]L2命中延迟。在带L2缓存的系统中当处理器访问一个可能被L2缓存命中的地址时需要给L2缓存一个响应时间。CF_APHASE_WS地址相位等待状态的设置值应大于或等于CF_L2_HIT_DELAY以确保L2缓存有足够时间检查命中并可能驱动ARTRY。5.3 地址总线停泊与数据总线停泊这是两个用于优化性能的配置项PICR2[CF_APARK]地址总线停泊。当设置时MPC105会将地址总线的授予权BG“停泊”在最后一个使用它的主设备上。这意味着如果该主设备再次请求总线它可以立即获得授权而无需经过完整的仲裁周期减少了延迟。这在单处理器或主处理器访问模式固定的系统中很有用。PICR1[CF_DPARK]数据总线停泊。功能类似但是针对数据总线。它将数据总线授予权DBG停泊给最后一个地址总线主设备。因为通常一个主设备在发起地址后很快就要进行数据传输数据总线停泊可以进一步减少数据阶段的延迟。注意事项在负载均衡的双处理器系统中启用总线停泊可能会对另一个处理器不公平导致其总线访问延迟增加。需要根据实际应用场景评估是否启用。6. 关键信号时序与系统调试经验理解协议是基础但让系统跑起来并稳定工作离不开对关键信号时序的深刻理解和扎实的调试手段。6.1 关键控制信号及其作用除了地址和数据线以下控制信号是调试总线问题的“指示灯”TS(Transfer Start)事务开始的标志。主设备在获得地址总线授权(BG)且ARTRY无效后的时钟上升沿驱动TS有效同时输出地址和属性信号。测量TS到AACK的周期数可以验证CF_APHASE_WS的设置是否生效。AACK(Address Acknowledge)MPC105驱动表示地址相位被接受。AACK有效后主设备可以释放地址总线。AACK的延迟是系统延迟的重要组成部分。TA(Transfer Acknowledge)数据接收方驱动表示一拍数据已被成功接收。对于读操作TA有效时数据必须稳定在总线上对于写操作TA有效表示数据已被锁存。突发传输中每一拍都需要一个TA。ARTRY(Address Retry)监听响应信号。由监听方另一处理器或L2缓存在AACK后的窗口内驱动。ARTRY有效是导致事务重试、影响性能的常见原因。在逻辑分析仪上捕获到异常的ARTRY脉冲往往是定位缓存一致性问题的起点。TEA(Transfer Error Acknowledge)传输错误确认。当访问一个不存在的地址或设备返回错误时MPC105可能驱动TEA来异常终止数据任期。TEA是硬件错误的直接指示。6.2 使用逻辑分析仪进行总线抓取与解析调试复杂的总线交互一个支持状态序列触发和高级协议解码的逻辑分析仪是必不可少的。以下是我的常用步骤探头连接确保可靠地连接到地址线A0-A31关键位、数据线DH/DL、以及上述所有关键控制信号CLK,TS,AACK,TA,ARTRY,TEA,TT[0:4],TSIZ[0:2],TBST。注意阻抗匹配避免信号失真。触发设置一个高效的触发能快速捕捉到问题。我常用的触发条件有TS下降沿开始捕获所有事务。ARTRY有效专门捕获所有导致重试的事务。TEA有效捕获所有错误事务。TS有效 TT[0:4]01000(sync指令)用于观察内存屏障前后的总线活动。协议解码现代逻辑分析仪软件支持自定义协议解码器。你需要根据60x总线协议手册设置解码规则。例如将TS有效后的第一个时钟周期定义为“地址相位”解码A[0:31]为地址TT[0:4]为操作类型将TA有效周期定义为“数据相位”解码数据总线。这样原始的波形会变成可读的“读0x10000000, 数据0x12345678”这样的信息流。时序分析检查TS到AACK的延迟是否符合CF_APHASE_WS的设置。检查TS有效后数据总线授权DBG是否在预期的时间内有效。检查读操作中TA有效时数据是否稳定。检查写操作中数据是否在TA有效前足够早建立。特别注意ARTRY窗口确保ARTRY只在AACK有效后的一个时钟周期内被采样。如果ARTRY在此窗口外出现抖动可能导致不可预知的行为。6.3 常见问题排查实录系统随机挂死或数据错误现象系统运行一段时间后死机或计算结果偶尔出错。排查首先怀疑缓存一致性问题。抓取总线重点观察ARTRY。如果发现大量本不该出现的ARTRY例如访问只读代码区或私有数据时可能是内存范围配置错误将不应缓存的空间标记为了缓存属性CI位为0。检查MPC105的内存控制器基址/大小寄存器和属性寄存器确保PCI空间、设备寄存器区域被正确设置为非缓存CI1。心得在MPC105中内存属性的配置缓存禁止、写通等是通过内存控制器MC的寄存器与地址范围绑定的而不是由处理器指令单独控制。务必确保软件访问的地址范围与硬件配置的属性完全匹配。性能远低于预期现象内存带宽测试结果只有理论值的一半甚至更低。排查检查是否发生了大量非对齐访问。通过解码总线事务观察TSIZ和地址低位统计非对齐访问的比例。检查突发传输是否被正确使用。在缓存行填充时应该看到TBST有效且是连续的4个64位模式或8个32位模式数据拍。如果总是单拍传输检查处理器的缓存是否被禁用或MPC105的TBST信号连接是否有问题。检查ARTRY频率。频繁的ARTRY会导致大量事务重试严重浪费带宽。在双处理器系统中如果共享数据如锁变量、任务队列频繁更新会导致“缓存乒乓”。考虑使用更细粒度的锁或无锁数据结构。检查CF_APHASE_WS和CF_SNOOP_WS的设置是否过于保守。过长的等待状态会增加每次访问的固定延迟。在满足系统稳定性的前提下可以尝试逐步减小这些值并进行压力测试。PCI设备访问内存异常缓慢现象通过PCI网卡DMA传输数据到内存速度很慢。排查这很可能与监听机制有关。当PCI设备写内存时MPC105会发起监听广播。如果CF_SNOOP_WS设置过小监听响应未稳定就被采样可能导致错误。如果CF_LOOP_SNOOP未启用且处理器缓存频繁命中修改行断言ARTRYPCI事务可能被不断重试甚至丢弃。对策适当增加CF_SNOOP_WS。如果系统允许启用CF_LOOP_SNOOP以确保PCI事务完成。更根本的方法是将PCI设备DMA使用的内存区域设置为非缓存CI1。这样PCI的写入不会触发监听处理器访问该区域时直接读内存虽然单次访问延迟略高但避免了缓存一致性开销对于大数据流传输整体性能更高。上电后处理器无法启动不执行第一条指令现象系统上电处理器复位释放后HRESET信号已无效但通过调试器发现处理器PC指针不变化或访问第一条指令地址就失败。排查这是最棘手的问题之一。首先用示波器或逻辑分析仪检查60x总线时钟是否稳定。然后抓取处理器释放复位后最初的总线周期。检查处理器是否发出了TS如果没有可能是处理器配置引脚如PLL_CFG设置错误导致内核时钟未正确锁定。如果发出了TS检查MPC105是否回复了AACK如果没有检查MPC105的配置寄存器是否已正确初始化特别是内存控制器相关寄存器因为第一条指令需要从ROM/Flash读取。MPC105可能因为访问了未配置或无效的内存空间而无法响应。检查ARTRY或TEA是否被误触发在初始化阶段不应有ARTRY。如果TEA被触发说明访问了非法地址。终极手段配置MPC105将处理器总线的初始访问重定向到一个已知良好的、简单的设备如一个FPGA实现的单周期响应ROM先确保处理器能跑起来再逐步调试内存控制器和PCI的配置。
