1. Verilog HDL入门从零开始搭建硬件模块第一次接触Verilog HDL时我被它既像C语言又不像C语言的语法搞得很困惑。作为硬件描述语言Verilog和我们熟悉的软件编程语言有着本质区别。在头歌平台的实训中我逐渐理解了这种用代码画电路的思维方式。Verilog HDL最基础的模块结构是这样的module 模块名(输入输出端口列表); input 输入端口; output 输出端口; // 组合逻辑使用assign wire 信号名; assign 信号名 表达式; // 时序逻辑使用always always(敏感信号列表) begin // 过程赋值语句 end endmodule这里有个很重要的概念Verilog描述的是硬件电路不是执行流程。比如assign语句描述的就是一根永远在工作的导线而不是只在某个时刻执行的赋值操作。我在初学时经常犯的错误就是试图用软件思维去理解硬件描述语言。2. 计算机核心模块实战加法器设计2.1 1位全加器的实现在头歌平台的第一个实战项目就是全加器。全加器是计算机运算单元的基础组件能处理带进位的加法运算。其真值表如下ABCinSCout0000000110010100110110010101011100111111根据真值表推导出的逻辑表达式module full_adder(a, b, cin, s, cout); input a, b, cin; output s, cout; assign s a ^ b ^ cin; assign cout (a b) | ((a ^ b) cin); endmodule这个实现用了两个assign语句分别描述和的输出和进位输出。在头歌平台的仿真测试中我遇到了一个典型问题忘记处理进位导致高位运算出错。这让我深刻理解了硬件设计中细节决定成败的道理。2.2 8位加法器的扩展基于1位全加器我们可以级联实现8位加法器module adder_8bit(a, b, cin, sum, cout); input [7:0] a, b; input cin; output [7:0] sum; output cout; wire [7:0] carry; full_adder fa0(a[0], b[0], cin, sum[0], carry[0]); full_adder fa1(a[1], b[1], carry[0], sum[1], carry[1]); // 中间位省略... full_adder fa7(a[7], b[7], carry[6], sum[7], cout); endmodule更简洁的写法是直接使用运算符assign {cout, sum} a b cin;在头歌平台的测试案例中我发现第二种写法综合出来的电路效率反而更高。这是因为综合器能自动优化运算逻辑而手动设计的级联结构可能不是最优方案。3. 存储单元设计从寄存器到存储器3.1 D触发器的实现D触发器是时序电路的基础元件在时钟上升沿采样输入module d_ff(d, clk, q); input d, clk; output reg q; always(posedge clk) begin q d; end endmodule这里使用了非阻塞赋值这是时序逻辑的标准写法。我在实训中曾错误地使用阻塞赋值导致仿真结果与预期不符。3.2 32位寄存器的设计带异步清零功能的32位寄存器module reg32(d, clk, clrn, q); input [31:0] d; input clk, clrn; output reg [31:0] q; always(posedge clk or negedge clrn) begin if(!clrn) q 32b0; else q d; end endmodule这个模块在头歌平台的CPU设计中非常有用。异步清零信号clrn低电平有效不需要等待时钟就能立即清零寄存器。3.3 存储器阵列的实现32个32位寄存器的寄存器堆module regfile( input [4:0] rna, rnb, // 读地址 input [4:0] wn, // 写地址 input [31:0] d, // 写数据 input we, clk, clrn, // 控制信号 output [31:0] qa, qb // 读数据 ); reg [31:0] regs [1:31]; // R1-R31 // 异步读 assign qa (rna 0) ? 32b0 : regs[rna]; assign qb (rnb 0) ? 32b0 : regs[rnb]; // 同步写 always(posedge clk or negedge clrn) begin if(!clrn) begin integer i; for(i1; i32; ii1) regs[i] 32b0; end else if(we wn ! 0) regs[wn] d; end endmodule在头歌平台的实训中这个寄存器堆被用作CPU的通用寄存器组。特别注意R0被硬连线为0这是MIPS架构的特性。4. 组合逻辑模块设计4.1 3-8译码器译码器是地址解码的基础组件module decoder3e(input [2:0] a, input ena, output reg [7:0] y); always(a or ena) begin if(ena) case(a) 3b000: y 8b00000001; 3b001: y 8b00000010; // 其他情况省略... 3b111: y 8b10000000; default: y 8b00000000; endcase else y 8b00000000; end endmodule在头歌平台的测试中我发现如果没有正确处理使能信号ena会导致输出出现毛刺。这让我意识到组合逻辑设计中使能信号的重要性。4.2 8-3优先编码器优先编码器常用于中断处理module encoder8_3(input [7:0] I, output reg [2:0] Y); always(*) begin if(I[7]) Y 3b111; else if(I[6]) Y 3b110; // 其他优先级省略... else if(I[0]) Y 3b000; else Y 3b000; end endmodule这个设计采用了优先级编码策略高位输入具有更高优先级。在头歌平台的测试案例中我特意加入了多个输入同时有效的测试情况验证了优先级逻辑的正确性。5. 综合项目ALU设计算术逻辑单元(ALU)是CPU的核心部件下面是一个支持8种运算的32位ALUmodule alu( input [31:0] a, b, input [2:0] op, output reg [31:0] result, output zero ); always(*) begin case(op) 3b000: result a b; // 加法 3b001: result a - b; // 减法 3b010: result a b; // 与 3b011: result a | b; // 或 3b100: result a ^ b; // 异或 3b101: result ~a; // 取反 3b110: result a b; // 逻辑左移 3b111: result a b; // 逻辑右移 endcase end assign zero (result 32b0); endmodule在头歌平台的综合测试中这个ALU被集成到一个简单的MIPS处理器中。最让我有成就感的是看到它成功执行测试程序的那一刻。调试过程中我发现移位运算的方向容易搞反通过仔细阅读MIPS指令手册才解决了这个问题。6. 存储系统设计6.1 指令存储器ROM只读存储器用于存储程序指令module inst_rom( input [31:0] addr, output [31:0] inst ); reg [31:0] ROM [0:255]; // 初始化指令 initial begin ROM[0] 32h3c010000; // lui $1, 0 ROM[1] 32h34240050; // ori $4,$1,0x50 // 其他指令省略... end assign inst ROM[addr[9:2]]; // 按字寻址 endmodule6.2 数据存储器RAM随机存取存储器用于数据存储module data_ram( input clk, input [31:0] addr, input [31:0] din, input we, output [31:0] dout ); reg [31:0] RAM [0:255]; // 异步读 assign dout RAM[addr[9:2]]; // 同步写 always(posedge clk) begin if(we) RAM[addr[9:2]] din; end endmodule在头歌平台的存储系统实验中我遇到了地址对齐的问题。MIPS架构要求访存地址必须按4字节对齐这个细节在初期调试时花费了我不少时间。7. 调试技巧与经验分享在头歌平台的Verilog实训过程中我总结了一些实用调试技巧波形查看学会使用仿真工具的波形查看功能这是定位时序问题的利器。我经常通过波形发现信号变化时机不对的问题。分模块验证先验证每个子模块的正确性再集成测试。曾经因为贪图省事直接测试整个系统结果debug时无从下手。代码规范统一命名风格我采用小写加下划线添加清晰的注释按功能划分模块常见错误混淆阻塞()和非阻塞赋值()遗漏敏感信号列表多位宽信号的部分位操作错误性能优化合理使用流水线避免不必要的寄存器注意关键路径延迟在头歌平台的实训环境中这些经验帮助我高效完成了从简单加法器到完整CPU的所有实验项目。Verilog设计最让我着迷的地方在于它让我能够亲手构建计算机的核心部件真正理解计算机是如何工作的。
Verilog HDL实战：从零搭建计算机核心硬件模块（头歌平台实训手记）
发布时间：2026/8/1 21:36:53
1. Verilog HDL入门从零开始搭建硬件模块第一次接触Verilog HDL时我被它既像C语言又不像C语言的语法搞得很困惑。作为硬件描述语言Verilog和我们熟悉的软件编程语言有着本质区别。在头歌平台的实训中我逐渐理解了这种用代码画电路的思维方式。Verilog HDL最基础的模块结构是这样的module 模块名(输入输出端口列表); input 输入端口; output 输出端口; // 组合逻辑使用assign wire 信号名; assign 信号名 表达式; // 时序逻辑使用always always(敏感信号列表) begin // 过程赋值语句 end endmodule这里有个很重要的概念Verilog描述的是硬件电路不是执行流程。比如assign语句描述的就是一根永远在工作的导线而不是只在某个时刻执行的赋值操作。我在初学时经常犯的错误就是试图用软件思维去理解硬件描述语言。2. 计算机核心模块实战加法器设计2.1 1位全加器的实现在头歌平台的第一个实战项目就是全加器。全加器是计算机运算单元的基础组件能处理带进位的加法运算。其真值表如下ABCinSCout0000000110010100110110010101011100111111根据真值表推导出的逻辑表达式module full_adder(a, b, cin, s, cout); input a, b, cin; output s, cout; assign s a ^ b ^ cin; assign cout (a b) | ((a ^ b) cin); endmodule这个实现用了两个assign语句分别描述和的输出和进位输出。在头歌平台的仿真测试中我遇到了一个典型问题忘记处理进位导致高位运算出错。这让我深刻理解了硬件设计中细节决定成败的道理。2.2 8位加法器的扩展基于1位全加器我们可以级联实现8位加法器module adder_8bit(a, b, cin, sum, cout); input [7:0] a, b; input cin; output [7:0] sum; output cout; wire [7:0] carry; full_adder fa0(a[0], b[0], cin, sum[0], carry[0]); full_adder fa1(a[1], b[1], carry[0], sum[1], carry[1]); // 中间位省略... full_adder fa7(a[7], b[7], carry[6], sum[7], cout); endmodule更简洁的写法是直接使用运算符assign {cout, sum} a b cin;在头歌平台的测试案例中我发现第二种写法综合出来的电路效率反而更高。这是因为综合器能自动优化运算逻辑而手动设计的级联结构可能不是最优方案。3. 存储单元设计从寄存器到存储器3.1 D触发器的实现D触发器是时序电路的基础元件在时钟上升沿采样输入module d_ff(d, clk, q); input d, clk; output reg q; always(posedge clk) begin q d; end endmodule这里使用了非阻塞赋值这是时序逻辑的标准写法。我在实训中曾错误地使用阻塞赋值导致仿真结果与预期不符。3.2 32位寄存器的设计带异步清零功能的32位寄存器module reg32(d, clk, clrn, q); input [31:0] d; input clk, clrn; output reg [31:0] q; always(posedge clk or negedge clrn) begin if(!clrn) q 32b0; else q d; end endmodule这个模块在头歌平台的CPU设计中非常有用。异步清零信号clrn低电平有效不需要等待时钟就能立即清零寄存器。3.3 存储器阵列的实现32个32位寄存器的寄存器堆module regfile( input [4:0] rna, rnb, // 读地址 input [4:0] wn, // 写地址 input [31:0] d, // 写数据 input we, clk, clrn, // 控制信号 output [31:0] qa, qb // 读数据 ); reg [31:0] regs [1:31]; // R1-R31 // 异步读 assign qa (rna 0) ? 32b0 : regs[rna]; assign qb (rnb 0) ? 32b0 : regs[rnb]; // 同步写 always(posedge clk or negedge clrn) begin if(!clrn) begin integer i; for(i1; i32; ii1) regs[i] 32b0; end else if(we wn ! 0) regs[wn] d; end endmodule在头歌平台的实训中这个寄存器堆被用作CPU的通用寄存器组。特别注意R0被硬连线为0这是MIPS架构的特性。4. 组合逻辑模块设计4.1 3-8译码器译码器是地址解码的基础组件module decoder3e(input [2:0] a, input ena, output reg [7:0] y); always(a or ena) begin if(ena) case(a) 3b000: y 8b00000001; 3b001: y 8b00000010; // 其他情况省略... 3b111: y 8b10000000; default: y 8b00000000; endcase else y 8b00000000; end endmodule在头歌平台的测试中我发现如果没有正确处理使能信号ena会导致输出出现毛刺。这让我意识到组合逻辑设计中使能信号的重要性。4.2 8-3优先编码器优先编码器常用于中断处理module encoder8_3(input [7:0] I, output reg [2:0] Y); always(*) begin if(I[7]) Y 3b111; else if(I[6]) Y 3b110; // 其他优先级省略... else if(I[0]) Y 3b000; else Y 3b000; end endmodule这个设计采用了优先级编码策略高位输入具有更高优先级。在头歌平台的测试案例中我特意加入了多个输入同时有效的测试情况验证了优先级逻辑的正确性。5. 综合项目ALU设计算术逻辑单元(ALU)是CPU的核心部件下面是一个支持8种运算的32位ALUmodule alu( input [31:0] a, b, input [2:0] op, output reg [31:0] result, output zero ); always(*) begin case(op) 3b000: result a b; // 加法 3b001: result a - b; // 减法 3b010: result a b; // 与 3b011: result a | b; // 或 3b100: result a ^ b; // 异或 3b101: result ~a; // 取反 3b110: result a b; // 逻辑左移 3b111: result a b; // 逻辑右移 endcase end assign zero (result 32b0); endmodule在头歌平台的综合测试中这个ALU被集成到一个简单的MIPS处理器中。最让我有成就感的是看到它成功执行测试程序的那一刻。调试过程中我发现移位运算的方向容易搞反通过仔细阅读MIPS指令手册才解决了这个问题。6. 存储系统设计6.1 指令存储器ROM只读存储器用于存储程序指令module inst_rom( input [31:0] addr, output [31:0] inst ); reg [31:0] ROM [0:255]; // 初始化指令 initial begin ROM[0] 32h3c010000; // lui $1, 0 ROM[1] 32h34240050; // ori $4,$1,0x50 // 其他指令省略... end assign inst ROM[addr[9:2]]; // 按字寻址 endmodule6.2 数据存储器RAM随机存取存储器用于数据存储module data_ram( input clk, input [31:0] addr, input [31:0] din, input we, output [31:0] dout ); reg [31:0] RAM [0:255]; // 异步读 assign dout RAM[addr[9:2]]; // 同步写 always(posedge clk) begin if(we) RAM[addr[9:2]] din; end endmodule在头歌平台的存储系统实验中我遇到了地址对齐的问题。MIPS架构要求访存地址必须按4字节对齐这个细节在初期调试时花费了我不少时间。7. 调试技巧与经验分享在头歌平台的Verilog实训过程中我总结了一些实用调试技巧波形查看学会使用仿真工具的波形查看功能这是定位时序问题的利器。我经常通过波形发现信号变化时机不对的问题。分模块验证先验证每个子模块的正确性再集成测试。曾经因为贪图省事直接测试整个系统结果debug时无从下手。代码规范统一命名风格我采用小写加下划线添加清晰的注释按功能划分模块常见错误混淆阻塞()和非阻塞赋值()遗漏敏感信号列表多位宽信号的部分位操作错误性能优化合理使用流水线避免不必要的寄存器注意关键路径延迟在头歌平台的实训环境中这些经验帮助我高效完成了从简单加法器到完整CPU的所有实验项目。Verilog设计最让我着迷的地方在于它让我能够亲手构建计算机的核心部件真正理解计算机是如何工作的。
