从零理解LoongArch指令集用20条指令搭建一个能跑起来的单周期CPU在计算机体系结构的学习过程中理解指令集架构(ISA)与CPU微架构的关系是一个关键转折点。LoongArch作为新兴的自主指令集架构其设计理念既遵循RISC原则又融入了独特创新。本文将带领读者通过20条基础指令从逻辑门到可运行的CPU模型完成一次完整的计算机组成原理实践之旅。1. LoongArch指令集精要LoongArch采用32位固定长度指令格式其基础整数指令集可分为几个关键类别算术运算指令ADD_W(加法)、SUB_W(减法)、ADDI_W(立即数加法)逻辑运算指令AND(与)、OR(或)、XOR(异或)、NOR(或非)移位指令SLLI_W(逻辑左移)、SRLI_W(逻辑右移)、SRAI_W(算术右移)内存访问指令LD_W(加载)、ST_W(存储)控制流指令BEQ(相等跳转)、BNE(不等跳转)、B(无条件跳转)、BL(带链接跳转)、JIRL(跳转并链接)特殊指令LU12I_W(加载高位立即数)每条指令的编码都遵循统一格式| 31:26 | 25:22 | 21:20 | 19:15 | 14:10 | 9:5 | 4:0 | | opcode | | | | rk | rj | rd |以ADD_W指令为例其二进制编码为assign inst_add_w op_31_26_d[6h00] op_25_22_d[4h0] op_21_20_d[2h1] op_19_15_d[5h00];2. 单周期CPU数据通路设计单周期CPU的所有指令都在一个时钟周期内完成其核心数据通路包含以下关键组件2.1 寄存器堆设计32个通用寄存器组成的寄存器堆是CPU的临时存储中心module regfile( input wire clk, input wire [4:0] raddr1, raddr2, output wire [31:0] rdata1, rdata2, input wire we, input wire [4:0] waddr, input wire [31:0] wdata ); reg [31:0] rf[31:0]; assign rdata1 (raddr1 ! 0) ? rf[raddr1] : 0; assign rdata2 (raddr2 ! 0) ? rf[raddr2] : 0; always (posedge clk) begin if (we waddr ! 0) rf[waddr] wdata; end endmodule2.2 算术逻辑单元(ALU)ALU支持12种运算操作通过alu_op控制信号选择alu u_alu( .alu_op(alu_op), .alu_src1(alu_src1), .alu_src2(alu_src2), .alu_result(alu_result) );关键运算实现示例// 加法器实现 assign {adder_cout, adder_result} adder_a adder_b adder_cin; // 移位运算 assign sll_result alu_src1 alu_src2[4:0]; // 逻辑左移 assign sr64_result {{32{op_sra alu_src1[31]}}, alu_src1[31:0]} alu_src2[4:0]; // 算术/逻辑右移2.3 控制信号生成控制单元根据指令操作码产生各种控制信号控制信号作用生成逻辑示例src1_is_pcALU输入1选择PC值inst_jirl | inst_blsrc2_is_immALU输入2选择立即数inst_slli_w | inst_addi_w等res_from_mem结果来自内存读取inst_ld_wmem_we内存写使能inst_st_w3. 关键指令执行流程3.1 算术指令ADD_W执行过程取指阶段从PC指向的地址获取指令译码阶段识别出ADD_W操作码读取rj和rk寄存器执行阶段ALU执行加法运算写回阶段结果写入rd寄存器assign alu_op[0] inst_add_w; // 设置ALU为加法模式 assign alu_src1 rj_value; // 操作数1来自rj assign alu_src2 rkd_value; // 操作数2来自rk assign rf_wdata alu_result; // 结果写入目标寄存器3.2 内存访问指令LD_W执行地址计算ALU计算基址(rj) 偏移量(si12)内存读取从计算出的地址加载数据结果写回将内存数据写入目标寄存器assign data_sram_addr alu_result; // 内存地址 assign rf_wdata data_sram_rdata; // 内存数据写回3.3 分支指令BEQ处理条件判断比较rj和rd寄存器值目标计算PC 符号扩展的偏移量(si16)PC更新条件成立时更新PCassign rj_eq_rd (rj_value rkd_value); assign br_taken inst_beq rj_eq_rd; assign br_target pc {{14{i16[15]}}, i16[15:0], 2b0};4. CPU集成与调试技巧完整CPU顶层模块需要整合所有组件module mycpu_top( input wire clk, input wire resetn, // 指令内存接口 output wire [31:0] inst_sram_addr, input wire [31:0] inst_sram_rdata, // 数据内存接口 output wire data_sram_we, output wire [31:0] data_sram_addr, output wire [31:0] data_sram_wdata, input wire [31:0] data_sram_rdata ); // PC寄存器 reg [31:0] pc; // 指令译码 wire [11:0] alu_op; wire [31:0] imm; // 数据通路 regfile u_regfile(...); alu u_alu(...); // 控制信号 assign br_taken (inst_beq rj_eq_rd) || ...; assign nextpc br_taken ? br_target : pc 4; always (posedge clk) begin if (!resetn) pc 32h1bfffffc; else pc nextpc; end endmodule常见调试问题及解决方案寄存器写回错误检查gr_we信号生成逻辑验证目标寄存器地址dest是否正确ALU运算异常确认alu_src1和alu_src2的选择逻辑检查立即数符号扩展是否正确分支跳转不准验证偏移量计算和符号扩展检查条件判断逻辑(rj_eq_rd)调试提示使用Vivado仿真时可添加内部信号到波形窗口逐步跟踪指令执行流程 从零理解LoongArch指令集：用20条指令搭建一个能跑起来的单周期CPU
从零理解LoongArch指令集用20条指令搭建一个能跑起来的单周期CPU在计算机体系结构的学习过程中理解指令集架构(ISA)与CPU微架构的关系是一个关键转折点。LoongArch作为新兴的自主指令集架构其设计理念既遵循RISC原则又融入了独特创新。本文将带领读者通过20条基础指令从逻辑门到可运行的CPU模型完成一次完整的计算机组成原理实践之旅。1. LoongArch指令集精要LoongArch采用32位固定长度指令格式其基础整数指令集可分为几个关键类别算术运算指令ADD_W(加法)、SUB_W(减法)、ADDI_W(立即数加法)逻辑运算指令AND(与)、OR(或)、XOR(异或)、NOR(或非)移位指令SLLI_W(逻辑左移)、SRLI_W(逻辑右移)、SRAI_W(算术右移)内存访问指令LD_W(加载)、ST_W(存储)控制流指令BEQ(相等跳转)、BNE(不等跳转)、B(无条件跳转)、BL(带链接跳转)、JIRL(跳转并链接)特殊指令LU12I_W(加载高位立即数)每条指令的编码都遵循统一格式| 31:26 | 25:22 | 21:20 | 19:15 | 14:10 | 9:5 | 4:0 | | opcode | | | | rk | rj | rd |以ADD_W指令为例其二进制编码为assign inst_add_w op_31_26_d[6h00] op_25_22_d[4h0] op_21_20_d[2h1] op_19_15_d[5h00];2. 单周期CPU数据通路设计单周期CPU的所有指令都在一个时钟周期内完成其核心数据通路包含以下关键组件2.1 寄存器堆设计32个通用寄存器组成的寄存器堆是CPU的临时存储中心module regfile( input wire clk, input wire [4:0] raddr1, raddr2, output wire [31:0] rdata1, rdata2, input wire we, input wire [4:0] waddr, input wire [31:0] wdata ); reg [31:0] rf[31:0]; assign rdata1 (raddr1 ! 0) ? rf[raddr1] : 0; assign rdata2 (raddr2 ! 0) ? rf[raddr2] : 0; always (posedge clk) begin if (we waddr ! 0) rf[waddr] wdata; end endmodule2.2 算术逻辑单元(ALU)ALU支持12种运算操作通过alu_op控制信号选择alu u_alu( .alu_op(alu_op), .alu_src1(alu_src1), .alu_src2(alu_src2), .alu_result(alu_result) );关键运算实现示例// 加法器实现 assign {adder_cout, adder_result} adder_a adder_b adder_cin; // 移位运算 assign sll_result alu_src1 alu_src2[4:0]; // 逻辑左移 assign sr64_result {{32{op_sra alu_src1[31]}}, alu_src1[31:0]} alu_src2[4:0]; // 算术/逻辑右移2.3 控制信号生成控制单元根据指令操作码产生各种控制信号控制信号作用生成逻辑示例src1_is_pcALU输入1选择PC值inst_jirl | inst_blsrc2_is_immALU输入2选择立即数inst_slli_w | inst_addi_w等res_from_mem结果来自内存读取inst_ld_wmem_we内存写使能inst_st_w3. 关键指令执行流程3.1 算术指令ADD_W执行过程取指阶段从PC指向的地址获取指令译码阶段识别出ADD_W操作码读取rj和rk寄存器执行阶段ALU执行加法运算写回阶段结果写入rd寄存器assign alu_op[0] inst_add_w; // 设置ALU为加法模式 assign alu_src1 rj_value; // 操作数1来自rj assign alu_src2 rkd_value; // 操作数2来自rk assign rf_wdata alu_result; // 结果写入目标寄存器3.2 内存访问指令LD_W执行地址计算ALU计算基址(rj) 偏移量(si12)内存读取从计算出的地址加载数据结果写回将内存数据写入目标寄存器assign data_sram_addr alu_result; // 内存地址 assign rf_wdata data_sram_rdata; // 内存数据写回3.3 分支指令BEQ处理条件判断比较rj和rd寄存器值目标计算PC 符号扩展的偏移量(si16)PC更新条件成立时更新PCassign rj_eq_rd (rj_value rkd_value); assign br_taken inst_beq rj_eq_rd; assign br_target pc {{14{i16[15]}}, i16[15:0], 2b0};4. CPU集成与调试技巧完整CPU顶层模块需要整合所有组件module mycpu_top( input wire clk, input wire resetn, // 指令内存接口 output wire [31:0] inst_sram_addr, input wire [31:0] inst_sram_rdata, // 数据内存接口 output wire data_sram_we, output wire [31:0] data_sram_addr, output wire [31:0] data_sram_wdata, input wire [31:0] data_sram_rdata ); // PC寄存器 reg [31:0] pc; // 指令译码 wire [11:0] alu_op; wire [31:0] imm; // 数据通路 regfile u_regfile(...); alu u_alu(...); // 控制信号 assign br_taken (inst_beq rj_eq_rd) || ...; assign nextpc br_taken ? br_target : pc 4; always (posedge clk) begin if (!resetn) pc 32h1bfffffc; else pc nextpc; end endmodule常见调试问题及解决方案寄存器写回错误检查gr_we信号生成逻辑验证目标寄存器地址dest是否正确ALU运算异常确认alu_src1和alu_src2的选择逻辑检查立即数符号扩展是否正确分支跳转不准验证偏移量计算和符号扩展检查条件判断逻辑(rj_eq_rd)调试提示使用Vivado仿真时可添加内部信号到波形窗口逐步跟踪指令执行流程