1. LPDDR4X供电方案的整体设计思路1.1 为什么LPDDR4X的供电不能照搬LPDDR4很多刚接触手机主板的PCB设计工程师第一次看到LPDDR4X的电源引脚定义时第一反应往往是“这不就是LPDDR4加了个X吗供电能有多大区别”。我当初也是这么想的直到一块板子跑高频的时候频繁出现偶发性的花屏和重启才回头认真把两者的供电差异从头捋了一遍。LPDDR4X和LPDDR4最核心的区别在于I/O接口电压。LPDDR4的VDDQ是1.1V而LPDDR4X把VDDQ降到了0.6V。这个变化带来的直接影响是同样的数据速率下I/O功耗大约降低到了原来的一半左右。对于手机这种靠电池吃饭的设备来说这40%到50%的I/O功耗节省是实打实的续航提升。但代价是电源系统的设计裕量被大幅压缩了。为什么裕量会被压缩因为0.6V的供电轨噪声容限本身就比1.1V小得多。假设允许的纹波都是5%1.1V下允许的绝对纹波是55mV而0.6V下只有30mV。再加上手机主板空间极其有限电源走线的寄生参数更难控制所以LPDDR4X的供电设计对PCB布局布线的要求比LPDDR4高了一个档次。另一个容易被忽略的点是VDD1和VDD2。这两个电源轨在LPDDR4和LPDDR4X里都存在VDD1通常是1.8VVDD2通常是1.1V也有用1.05V的它们给DRAM内部的阵列和外围逻辑供电。VDDQ只给I/O供电。三者分工明确但上电时序有严格要求顺序错了可能导致器件闩锁甚至永久损坏。1.2 三个电源轨的分工与电流特征要把供电方案做扎实先得搞清楚每一路电源到底在给什么供电、电流波形长什么样。VDD11.8V主要给DRAM内部的字线升压电路、部分模拟电路和温度补偿电路供电。它的电流相对平稳瞬态变化不大但绝对不能断电——一旦VDD1掉电内部电荷泵会失效整个存储阵列就无法正常读写。平均电流一般在几十毫安级别峰值也不会太夸张。VDD21.1V给DRAM的感知放大器、行列译码器等核心逻辑供电。这一路的电流会随着访问频率明显波动尤其是在大块数据突发读写的时候电流变化速率di/dt相当可观。如果VDD2的瞬态响应跟不上直接表现就是读写错误率上升。VDDQ0.6V是I/O供电也是三路里最“暴躁”的一个。因为所有的数据线、DQS、DMI都在以极高的频率翻转每一位数据的翻转都意味着从VDDQ抽取一次电流。在LPDDR4X常见的4266Mbps速率下VDDQ的电流波形几乎是MHz级别的高频脉冲串。这一路对去耦电容的ESL等效串联电感极其敏感电容放远了或者过孔太长高频去耦效果就会大打折扣。我实测过一块板子VDDQ的去耦电容距离引脚远了大约3mm结果在4266Mbps下眼图几乎闭合。把电容挪到1mm以内并缩短过孔后眼图立刻打开。这个教训说明VDDQ的布局不是“差不多就行”而是差一点都不行。1.3 供电架构选型的几个关键考量手机主板上LPDDR4X的供电通常来自PMIC电源管理芯片的几路Buck输出。选型时要重点看几个参数输出电压精度、负载瞬态响应、开关频率以及各路之间的时序可控性。输出电压精度方面VDDQ的0.6V通常要求±3%以内也就是±18mV。这个精度要求意味着PMIC的反馈基准精度、反馈电阻的精度、以及PCB走线的IR Drop都要算进去。我一般会在反馈点直接测量确保在负载最重的时候电压也不掉出范围。负载瞬态响应是另一个硬指标。VDDQ的负载跳变可能从几十毫安瞬间跳到几百毫安PMIC的环路带宽如果不够电压就会瞬间跌落。选型时我会重点看PMIC数据手册里的load transient响应曲线确保在预期的最恶劣跳变条件下电压跌落不超过允许纹波的一半。开关频率的选择需要权衡。频率高电感和电容可以选小一点节省面积但频率高也意味着开关损耗增加效率下降而且EMI更难处理。手机主板常用2MHz到4MHz的开关频率配合0.47uH到1uH的小尺寸电感能在面积和效率之间取得不错的平衡。时序可控性往往被忽视。LPDDR4X要求VDD1、VDD2、VDDQ按特定顺序上电PMIC需要能独立控制每一路的使能或者至少能保证上电顺序符合JEDEC规范。如果PMIC不支持独立使能就得外加负载开关或者用GPIO控制这会增加成本和面积。2. VDD1、VDD2、VDDQ的核心差异与设计要点2.1 电压等级与容差要求的差异三路电源的标称电压和容差要求直接决定了PCB设计的精度目标。下面这张表是我根据JEDEC标准和实际项目经验整理的对比可以作为设计时的快速参考。电源轨标称电压典型容差主要负载类型对PCB的敏感度VDD11.8V±5%模拟/升压电路中等VDD21.1V±5%核心逻辑较高VDDQ0.6V±3%I/O接口极高从表里可以清楚看到VDDQ的容差最紧对PCB的敏感度也最高。这不是随便定的而是因为0.6V的绝对裕量太小任何一点额外的噪声或压降都可能吃掉宝贵的噪声容限。VDD1虽然容差是±5%看起来宽松但它的电流虽然平稳却绝对不能有大的电压跌落。因为VDD1给内部电荷泵供电如果电压低于某个阈值电荷泵的输出能力会急剧下降导致字线电压不足读写就会出错。所以VDD1的走线宽度要足够确保直流压降控制在1%以内。VDD2的容差也是±5%但它的瞬态电流变化大所以除了走线宽度还要重点关注去耦电容的配置。我通常会在VDD2的每个电源球旁边放一颗0.1uF的电容再在电源入口放一颗1uF的电容形成两级去耦。2.2 电流波形与去耦策略的差异三路电源的电流波形差异很大去耦策略也必须区别对待。VDD1的电流基本是直流加上小幅低频波动去耦的重点是提供足够的电荷储备来应对负载的缓慢变化。一颗1uF的电容加上几颗0.1uF的电容就足够了对电容的ESL要求不高。VDD2的电流有明显的低频包络和高频尖峰。低频包络来自访问模式的切换高频尖峰来自核心逻辑的开关。去耦需要覆盖从几百KHz到几十MHz的频段。我一般会用一颗10uF的电容应对低频几颗0.1uF的电容应对中频再在靠近引脚的地方放几颗1nF的电容应对高频。VDDQ的电流是纯粹的高频脉冲串频率成分主要集中在几百MHz到GHz级别。这个频段的去耦电容的ESL和PCB的寄生电感起决定性作用。一颗0402封装的0.1uF电容如果过孔长度是1mm寄生电感大约在1nH左右自谐振频率大概在15MHz到20MHz。超过自谐振频率后电容就变成电感了去耦效果急剧下降。所以VDDQ的去耦不能只靠大电容必须用多个小电容并联来降低等效ESL。我通常会在每个VDDQ球旁边放一颗0201或0402的0.1uF电容过孔尽量短最好直接打在焊盘上。如果空间允许再并联一颗1nF的电容来覆盖更高的频段。注意VDDQ的去耦电容千万不要用大容量的比如10uF。大容量电容的ESL通常也大自谐振频率低对高频去耦几乎没有帮助反而会占用宝贵的布局空间。2.3 布局布线中的优先级排序手机主板的布局空间极其紧张LPDDR4X的电源引脚又很多不可能每一路都做到完美。这时候就需要排优先级。我的优先级排序是VDDQ VDD2 VDD1。VDDQ排第一因为它的容差最紧、频率最高、对布局最敏感。VDDQ的去耦电容必须放在同层或者最近层过孔要短走线要宽。如果VDDQ的布局做不好后面怎么调都很难补救。VDD2排第二因为它的瞬态电流大去耦不足会导致读写错误。VDD2的电容可以稍微远一点但也不能太远最好控制在2mm以内。VDD1排第三因为它的电流平稳对布局的容忍度最高。但走线宽度要保证不能有大的直流压降。在实际布局时我会先把VDDQ的电容和走线布好然后再布VDD2最后布VDD1。如果空间实在不够宁可牺牲VDD1的走线宽度也不能牺牲VDDQ的去耦。3. 上电时序的规范解读与实操实现3.1 JEDEC规范里的时序要求LPDDR4X的上电时序在JEDEC标准里有明确规定核心要求是VDD1先上然后VDD2最后VDDQ。或者VDD1和VDD2同时上但VDDQ必须最后上。掉电顺序则相反VDDQ先掉然后VDD2最后VDD1。为什么是这个顺序因为VDD1给内部电荷泵供电如果VDD1没上电内部电路处于不确定状态这时候如果VDDQ先上I/O接口可能会因为输入信号的不确定状态而产生大电流甚至触发闩锁。闩锁一旦发生器件就可能永久损坏。VDD2在VDD1之后上电是因为VDD2给核心逻辑供电核心逻辑需要在VDD1建立的内部参考电压下才能正常工作。如果VDD2先于VDD1上电核心逻辑可能在无参考的情况下进入错误状态。VDDQ最后上电是因为I/O接口需要核心逻辑已经就绪才能正确响应输入信号。如果VDDQ先上而核心逻辑还没准备好输入信号可能会被误判导致内部状态机混乱。JEDEC规范里还规定了上电过程中各电源轨之间的最大时间差。通常要求VDD1和VDD2之间的时间差不超过某个值比如10msVDD2和VDDQ之间的时间差也有类似要求。具体数值要查最新的JEDEC标准文档不同版本可能有细微差异。3.2 PMIC时序配置的实操步骤在手机主板上LPDDR4X的供电通常由PMIC的几路Buck输出提供。PMIC的时序配置一般通过I2C或者SPI接口写入寄存器来实现。下面是我在实际项目中常用的配置流程。第一步确认PMIC的每一路输出是否支持独立使能。如果支持就可以通过寄存器设置每一路的启动顺序和启动延时。如果不支持就需要外加负载开关或者用GPIO控制。第二步根据JEDEC要求设置启动顺序。通常PMIC的寄存器里会有专门的时序控制位可以设置每一路的启动顺序比如VDD1是slot 0VDD2是slot 1VDDQ是slot 2和每一路的启动延时比如VDD1启动后延时2ms再启动VDD2。第三步设置掉电顺序。掉电顺序通常是上电顺序的逆序PMIC的寄存器里也会有相应的控制位。第四步实测验证。用示波器同时抓取三路电源的上电波形确认顺序和延时符合要求。我一般会用四通道示波器三个通道分别接VDD1、VDD2、VDDQ第四个通道接一个GPIO信号作为触发。下面是一个典型的PMIC时序配置寄存器示例具体寄存器地址和位定义要查对应PMIC的数据手册# 假设PMIC的I2C地址是0x60 # 设置VDD1为slot 0延时0ms i2cset -y 1 0x60 0x10 0x00 # 设置VDD2为slot 1延时2ms i2cset -y 1 0x60 0x11 0x12 # 设置VDDQ为slot 2延时4ms i2cset -y 1 0x60 0x12 0x24 # 使能时序控制 i2cset -y 1 0x60 0x0F 0x01提示上面的寄存器地址和数值只是示例实际使用时必须查对应PMIC的数据手册不能直接照搬。3.3 上电时序的实测方法与常见问题实测上电时序时有几个细节容易出错。第一个细节是示波器探头的接地。测量电源纹波和时序时探头的接地线要尽量短最好用弹簧地针直接接触被测点附近的接地过孔。如果用地线夹子引入的环路电感会让测量结果严重失真看到的波形可能比实际差很多。第二个细节是触发方式。我通常会用VDD1的上升沿作为触发然后看VDD2和VDDQ相对于VDD1的延时。如果PMIC的使能信号是数字信号也可以用使能信号作为触发这样能看到从使能到电源建立的全过程。第三个细节是负载条件。上电时序的测量应该在空载和满载两种条件下都做一遍。有些PMIC在空载时时序正常但满载时因为软启动时间变长时序可能会乱。我遇到过一块板子空载时VDDQ在VDD2之后2ms上电满载时变成了VDDQ和VDD2几乎同时上电导致偶发的初始化失败。常见问题方面最常见的是上电顺序错误。表现是器件初始化失败或者偶尔能初始化成功但运行不稳定。排查方法是先用示波器确认三路电源的实际上电顺序如果顺序错了就检查PMIC的时序配置寄存器。第二个常见问题是上电延时不足。JEDEC要求各路电源之间的时间差不能太小如果PMIC的延时设置得太短内部电路可能还没稳定就进入了下一个状态。我一般会把延时设置得比JEDEC要求的最小值大50%左右留足裕量。第三个常见问题是掉电顺序错误。掉电顺序错误可能导致器件在下次上电时进入异常状态。排查方法和上电顺序类似用示波器抓掉电波形确认VDDQ先掉然后VDD2最后VDD1。4. 常见问题排查与实操避坑指南4.1 VDDQ纹波超标的排查思路VDDQ纹波超标是最常见的问题之一。表现是眼图闭合、误码率上升严重时直接无法初始化。排查时我会按以下顺序进行首先用示波器交流耦合测量VDDQ的纹波。探头要用弹簧地针带宽限制开到20MHz因为高频噪声可能不是真正的纹波而是测量引入的。如果纹波峰峰值超过30mV就需要处理。然后检查去耦电容的布局。重点看电容到电源球的距离和过孔长度。如果距离超过2mm或者过孔长度超过1mm基本可以确定是布局问题。解决办法是把电容挪近过孔缩短或者换更小封装的电容。如果布局没问题再检查PMIC的环路稳定性。有些PMIC在特定负载条件下会振荡导致纹波变大。可以用电子负载做负载跳变测试看PMIC的响应是否正常。如果PMIC振荡可能需要调整补偿网络或者换PMIC。最后检查电源走线的宽度和过孔数量。VDDQ的电流虽然绝对値不大但高频电流的趋肤效应明显走线太窄或者过孔太少都会增加阻抗。我一般会用至少两个过孔并联走线宽度在空间允许的情况下尽量宽。4.2 上电后初始化失败的排查流程初始化失败可能由多种原因导致上电时序只是其中之一。我整理了一个排查流程表可以按顺序逐项检查。排查项检查方法常见问题解决方法上电顺序示波器抓三路波形顺序错误检查PMIC时序寄存器上电延时示波器测量时间差延时不足增大PMIC延时设置电源纹波示波器交流耦合测量纹波超标优化去耦布局参考时钟示波器测量频率和幅度时钟异常检查时钟源和走线复位信号示波器测量复位时序复位过早/过晚调整复位延时模式引脚万用表测量电平电平错误检查上下拉电阻这个表里的顺序是按排查难度和常见程度排的。上电顺序和延时问题最常见也最容易排查所以放在最前面。电源纹波问题需要一些经验放在中间。参考时钟、复位信号和模式引脚问题相对少见放在后面。4.3 实操心得与避坑技巧做了这么多项目我积累了一些书本上不会写的经验这里分享几条。第一条VDDQ的去耦电容不要迷信大容量。我见过有人用10uF的电容给VDDQ去耦结果高频纹波反而更大。原因是大容量电容的ESL大自谐振频率低对高频噪声几乎没有抑制作用。正确的做法是用多个小容量电容并联比如4颗0.1uF加2颗1nF效果比一颗10uF好得多。第二条上电时序的测量一定要在最终负载条件下做。我吃过一次亏在实验室空载测时序完全正常到了产线装上整机后偶发初始化失败。后来发现是满载时PMIC的软启动时间变长导致时序错乱。从那以后我每次测时序都会带上实际负载或者等效负载。第三条PMIC的时序寄存器配置要留裕量。JEDEC规定的最小延时是理论值实际电路中因为器件差异和温度变化延时可能会缩短。我一般会把延时设置得比最小值大50%到100%确保在最恶劣条件下也能满足要求。第四条VDD1的走线宽度不要省。虽然VDD1的电流不大但它的电压是1.8V如果走线太窄导致压降过大内部电荷泵可能会工作异常。我一般会用至少0.2mm的走线宽度如果空间允许就用到0.3mm。第五条掉电顺序和上电顺序一样重要。很多人在调试时只关注上电忽略了掉电。实际上掉电顺序错误可能导致器件在下次上电时进入异常状态而且这种问题往往很难复现排查起来非常痛苦。我建议在第一次调试时就同时抓上电和掉电波形确保两者都符合要求。4.4 不同PMIC方案的选型对比手机主板上常用的PMIC方案有几家主流供应商各有特点。下面这张表是我根据实际项目经验整理的对比供选型时参考。供应商类型优势劣势适用场景集成式PMIC面积小时序控制方便灵活性差各路电流固定中低端手机分立式Buck灵活可按需选型面积大时序控制复杂高端旗舰混合式兼顾面积和灵活性设计复杂度高中高端手机集成式PMIC把多路Buck集成在一颗芯片里面积优势明显时序控制也方便因为各路之间的时序可以在芯片内部精确控制。但缺点是各路电流固定如果某一一路需要更大电流就只能换型号。分立式Buck的灵活性最好每一路都可以独立选型电流不够就换更大的电感或者更多的相位。但缺点是面积大而且时序控制需要额外的逻辑比如用GPIO或者负载开关来实现。混合式方案是折中把一些电流较小的路集成电流大的路用分立方案。这种方案设计复杂度最高但能在面积和性能之间取得较好的平衡。选型时我会重点看几个指标各路的最大电流、输出电压精度、时序控制方式、以及封装尺寸。对于LPDDR4X供电VDDQ的最大电流通常在1A到2A之间VDD2在0.5A到1A之间VDD1在0.3A到0.5A之间。选型时要确保PMIC的每一路都能覆盖最大电流并留有一定裕量。5. 从设计到验证的完整检查清单5.1 原理图设计阶段的检查项原理图阶段是成本最低的纠错时机这时候发现问题只需要改改图纸到了PCB阶段就要改布局到了样机阶段就要飞线甚至改板。所以原理图阶段的检查一定要做细。我通常会检查以下几项第一确认每一路电源的电压和容差是否符合JEDEC要求。VDD1是1.8V±5%VDD2是1.1V±5%VDDQ是0.6V±3%。如果PMIC的输出电压可调要确认反馈电阻的取值是否正确。第二确认去耦电容的配置是否合理。VDDQ至少要有4颗0.1uF加2颗1nFVDD2至少要有2颗0.1uF加1颗1uFVDD1至少要有1颗0.1uF加1颗1uF。电容的封装要选0201或0402不要选0603以上的。第三确认上电时序的控制方式。如果PMIC支持独立使能要确认寄存器的默认值是否符合要求。如果不支持要确认外加的负载开关或GPIO控制逻辑是否正确。第四确认电源的使能信号和复位信号的时序关系。通常复位信号要在所有电源稳定之后才能释放如果复位释放太早器件可能在电源还没稳定时就开始初始化导致失败。5.2 PCB布局阶段的检查项PCB布局阶段是决定电源质量的关键环节。我一般会在布局完成后做一次专项检查重点看以下几项。第一VDDQ的去耦电容是否放在同层或者最近层。如果放在背面过孔长度要控制在0.5mm以内。如果放在同层电容到电源球的距离要控制在1mm以内。第二VDDQ的走线是否足够宽。我一般会用至少0.15mm的走线宽度如果空间允许就用到0.2mm。过孔至少两个并联如果空间允许就用三个。第三VDD2的去耦电容是否放在2mm以内。VDD2的电容可以比VDDQ稍微远一点但也不能太远。第四VDD1的走线宽度是否足够。VDD1的走线宽度至少0.2mm如果空间允许就用到0.3mm。第五三路电源的走线是否尽量短且直。电源走线越长寄生电感越大瞬态响应越差。我一般会尽量让电源走线走直线避免不必要的拐弯。第六电源平面是否完整。如果条件允许最好给每一路电源分配一个完整的平面。如果空间不够至少要给VDDQ分配一个完整的平面因为VDDQ对平面完整性最敏感。5.3 样机验证阶段的测试项样机回来之后我会按以下顺序做测试。第一步静态测试。用万用表测量每一路电源的电压确认在空载和满载条件下都在容差范围内。第二步纹波测试。用示波器交流耦合测量每一路电源的纹波VDDQ的纹波峰峰值要小于30mVVDD2和VDD1要小于50mV。第三步时序测试。用示波器同时抓三路电源的上电和掉电波形确认顺序和延时符合要求。第四步负载跳变测试。用电子负载做负载跳变看电源的瞬态响应是否正常。VDDQ的负载跳变可以从10mA跳到500mA看电压跌落是否在允许范围内。第五步眼图测试。如果条件允许用示波器做眼图测试确认信号质量满足要求。眼图测试是最终验证如果眼图没问题基本可以确认电源设计合格。第六步温度测试。在高温和低温条件下重复上述测试确认电源在全温度范围内都能正常工作。温度变化会影响PMIC的基准电压和电容的容值有些问题只在极端温度下才会暴露。5.4 量产阶段的注意事项到了量产阶段电源设计已经定型但还有一些注意事项。第一来料一致性。不同批次的PMIC和电容可能有参数差异要确保来料的一致性。我一般会要求供应商提供每一批次的测试报告确认关键参数在规格范围内。第二产线测试覆盖。产线的测试程序要覆盖电源的静态电压和纹波确保每一台机器都经过测试。如果产线测试只测功能不测电源可能会漏掉一些边缘案例。第三失效分析。如果量产中出现电源相关的失效要及时做失效分析确认是设计问题还是来料问题。我遇到过一批机器因为电容供应商换了材料导致ESL变大VDDQ纹波超标最后通过更换电容供应商解决。第四设计文档归档。电源设计的原理图、布局文件、测试报告要完整归档方便后续项目参考。我一般会把每个项目的电源设计整理成一个文档包括设计要点、测试数据、遇到的问题和解决方法下次做类似项目时可以直接参考。6. 写在最后的一些个人体会LPDDR4X的供电设计说难也不难说简单也不简单。核心就是三件事搞清楚每一路电源的特性把去耦和布局做到位把上电时序控制好。但每一件事要做好都需要对细节有足够的把控。我做了这么多年手机主板最大的体会是电源设计没有捷径每一个细节都要认真对待。一个电容放远了一个过孔打长了都可能导致整个系统不稳定。而且电源问题往往很难排查因为它的表现可能是随机的、偶发的不像数字逻辑问题那样容易定位。另一个体会是实测永远比仿真可靠。仿真可以帮你快速筛选方案但最终还是要靠实测来验证。我见过太多仿真结果很好但实测一塌糊涂的案例也见过仿真结果一般但实测很稳的案例。所以我的习惯是仿真做初步筛选实测做最终确认。最后分享一个小技巧如果你在调试LPDDR4X时遇到偶发性的问题不妨先检查一下VDDQ的去耦电容。我遇到过的偶发问题里有超过一半都和VDDQ的去耦有关。把电容挪近、过孔缩短、换更小封装的电容往往能解决大部分问题。这个技巧帮我省了很多调试时间希望对你也有用。