测试数据压缩编码原理与EDT/CSR架构本文面向 IC 测试与 DFT 工程师，系统梳理 SoC 测试数据压缩的编码原理、EDT 与 CSR 架构，并结合三大主流商业工具（Tessent TestKompress、DFTMAX Ultra、Modus）给出工程实战与选型建议。一、测试数据压缩概述1.1 向量数据爆炸与测试成本压力随着工艺节点下探至 7nm/5nm/3nm，SoC 的扫描触发器规模动辄数百万乃至上千万。一颗典型的多 die 互连芯片，其 ATPG 产生的确定性测试向量（deterministic test pattern）所对应的测试数据量可达数十乃至上百 Gb。ATE（自动测试设备）的每个 pin 通道深度通常只有 16M~256M 向量位，若直接采用无压缩的扫描输入，将会出现两类严重问题：测试时间（TTR, Test Time Reduction）超出预算：量产线上每多一秒测试时间，都会直接转化为良率损失与制造成本；测试数据容量（TVM, Test Volume Memory）超出 ATE 存储上限，导致一台 ATE 无法装载一颗芯片的完整测试集。测试压缩的本质，是用 ATE 端少量"种子（seed）“或"压缩向量"替代大量原始扫描输入位，并在芯片端用硬件电路将其"展开"为扫描链所需的全部激励位；同理把扫描输出端的大量响应位"压缩"为少量"特征签名