简介这是一份由PCI-SIG于2023年9月21日发布的PCI Express M.2规范6.0版0.3版PDF文件面向消费级PC、服务器、移动设备与嵌入式系统的硬件设计、存储接口研发及信号完整性工程师用于查阅M.2接口在64 GT/s信号速率下的最新连接器要求与系统级设计参数。作为Rev 6.0的初始发布版本文档重点增加了对64 GT/s信号速率的支持并针对M.2 Rev 6.0连接器给出了独立连接器要求包括系统参数需满足64.0 GT/s的传输指标。在电气参数上规范详细规定了插入损耗分段公式[-0.2-0.01875f]dBf≤16GHz及[2-0.15625f]dB16f≤24GHz回波损耗分段公式[-250.625f]dBf≤16GHz及[-351.25f]dB16f≤24GHz等同时引入iRL积分回波损耗与ccICN等品质因素用以管理高速连接器或线缆组件的反射、串扰与噪声为PCIe 6.0时代的M.2互连设计提供权威参考。包体为单份PDF共1个文件大小711KB内容为官方英文原版便于离线查阅、打印批注。当前已有130人学习浏览适合需要跟进PCIe 6.0规范演进、开展M.2连接器选型或高速背板调试的工程师使用。文档还明确了PCI-SIG的免责条款与知识产权声明强调不授予任何明示或暗示许可用户可通过PCI-SIG官方渠道获取后续修订版本。1. 这份M.2规范文件到底是个什么来头拿到这个文件名的时候我第一反应是PCI-SIG终于是把M.2单独拿出来更新了。PCI_Express_M.2_Spec_Rev6.0_Ver0.3_Sept21_2023.pdf这串字符拆开看信息量其实很大Rev6.0这里指的是M.2规范的主版本号对齐到了PCIe 6.0时代不是指规范本身修改了6次。Ver0.30.3版本这个版本号在工程领域意味着一个很初期的草案连Beta都算不上顶多是内部评审稿。Sept21_2023发布日期是2023年9月21日。先说结论这份0.3草案并没有以正式版本的身份对外大规模发布。PCI-SIG当时是在内部征集成员意见后续正式更新的时候把M.2的内容并入了对应的cable spec或者配合ECNEngineering Change Notice一起走流程。所以如果你现在去PCI-SIG官网翻大概率找不到这个0.3的公开下载入口。但找不到不代表这份文件的信息没有价值——恰恰相反里面暴露的规格方向直接预示着接下来几代笔记本、迷你主机、工控主板在设计M.2插槽时的取舍逻辑。我在实际项目里和这份草案打过一次照面。当时是在评估一个新平台要不要原生支持PCIe 6.0的M.2 SSD主控端已经流片回来了但板端的差分走线、连接器选型、retimer方案全部要基于最新的M.2机械规范来做。拿Rev5.0那版去套问题不大但差之毫厘谬以千里尤其是金手指区域的机械公差和引脚定义稍微一偏就是量产事故。所以这份文件的核心价值不在读起来多爽而在它把PCIe 6.0时代的M.2形态提前锁定了。说白了PCI-SIG这种组织做事向来保守一个规范从0.1草案走到正式发布中间要经历无数轮投票和修订。能放出0.3版本说明大方向已经定得差不多了剩下的都是文字细节和一致性检查。关注这份文件的人基本分三类连接器厂家要提前开模具、主板ODM要评估布线方案、像我这样的系统集成工程师要确认新平台兼容性。如果你是普通消费者这份文件本身不用细读但它透露的趋势——PCIe 6.0的M.2盘会在2024到2025年逐步上量——值得提前知道。2. 藏在文件名里的技术主线M.2规范正在经历什么2.1 M.2规格的改朝换代其实比你想的慢M.2规范从2013年前后正式落地到现在外形物理尺寸基本没动过2230、2242、2260、2280、22110这几个标准长度一直沿用。但内部电气定义一直在变最早是SATA和PCIe x2共用后来PCIe x4成为主流到PCIe 4.0时代几乎所以高性能盘都锁定x4通道。这份Rev6.0草案的时代背景是PCIe 6.0刚刚在2022年初正式发布。PCIe 6.0引入了PAM4调制、固定大小FLIT、前向纠错FEC单通道速率从32 GT/s翻倍到64 GT/s。这个速度对M.2连接器提出了全新的挑战——不是插槽长什么样的问题而是信号完整性、功耗、散热全都变了。M.2规范本身要管的机械部分很大程度是在定义连接器的引脚分配、卡槽的尺寸公差、金手指镀金厚度、插入力拔出力这些傻大黑粗的指标。但是到了PCIe 6.0这一代机械规范被通信协议逼着往前走64 GT/s的信号对引脚串扰极其敏感原来的引脚定义在高速信号上可能需要调整参考地针、调整信号间距。所以Rev6.0的M.2草案实际是两条线在并行推进物理层机械定义微调保证PCIe 6.0信号在M.2插槽里能跑稳。同时也为PCIe 6.0 SSDs的功耗和散热留出更大的空间预算。2.2 为什么0.3版本还在用Sept21_2023这个节点PCI-SIG的文档编号习惯很有意思Rev6.0是产品名Ver0.3才是真实的成熟度标记。0.3代表了什么在PCI-SIG的内部流程里0.1一般是骨架目录0.2是部分章节草案0.3开始有完整的机械图纸和引脚表并且已经跑过一轮内部review。2023年9月这个时间点我印象里正是PCIe 6.0生态从控制器样品往量产芯片过渡的窗口期。当时几家主控IC厂已经陆续拿到PCI-SIG的合规测试设备连接器厂商也在催促规范更新。这个0.3草案就是在这种大家都在等”的背景下放出来的。读这份草案不用逐字逐句抠抓几个关键章节就行引脚定义表、卡槽机械尺寸图、金手指和插槽的接触力指标。我实际拿到过的类似草案文档后两者基本和正式版大差不差改的主要是文字表述和一些附录的澄清说明。3. M.2实体形态中的几个关键规格Pro和普通用户的视角完全不同3.1 长度、金手指、Key位——这三个是最容易迷惑人的很多用户看到M.2 2280这个型号第一反应是2280 2.2厘米宽、80厘米长吗不是。M.2的编号规则是宽度×长度22指的是22mm宽度80指的是80mm长度。所以2280的完整含义是22mm宽、80mm长的M.2卡。Key位在我看来是普通用户理解M.2规范最容易出错的地方。常见的B Key和M Key定义是这样的属性Key BKey MBM金手指缺口位置第12~19脚第59~66脚两个缺口都有支持的PCIe通道数通常x2通常x4通常x2视具体设备常见设备类型SATA SSD、WWAN模块NVMe SSDSATA SSD部分老款理论最大带宽PCIe受限于x2受限于x4受限于x2很多SATA协议的M.2 SSD采用BM双缺口设计目的就是为了兼容只支持B Key的笔记本主板。而NVMe协议的M.2 SSD几乎全是M Key因为需要x4甚至更多通道。这个细节在Rev6.0草案里有没有变我自己判断大方向没变——Key位定义牵扯到大量存量设备的兼容性PCI-SIG不可能在这里搞激进改动。但草案里有一个值得注意的动向新规范似乎对Key E和Key A用于无线网卡模块的使用场景做了更多细化标注。因为Wi-Fi 7网卡也开始走PCIe通道M.2 AE Key模块的信号完整性和天线布局被正式纳入考量范围。3.2 从热词里看真实需求M.2网卡能不能用在mini-PCIe接口网上有个高频搜索词是M.2网卡用在minipcie接口。这个问题的参考答案是硬件上可以通过转接卡实现但中间有坑。M.2 AE Key的无线网卡模块比如Intel AX210、AX200这些走的是PCIe x1通道和USB通道。mini-PCIe接口通常只有PCIe x1和USB 2.0理论上信号层面是兼容的。但这里有几个细节M.2的引脚间距是0.5mmmini-PCIe是0.8mm物理上完全对不上必须用转接板。M.2模块的工作电压通常是3.3Vmini-PCIe插槽在部分老主板上提供的也是3.3V但有些工控板是5V供电需要转接板做电压转换。M.2网卡的信令检测机制和mini-PCIe不完全一样有些模块在mini-PCIe转接后需要屏蔽第41脚PEWAK之类的引脚才能正常识别。这个问题的本质就是规范的引脚定义不兼容导致的。M.2规范对AE Key的引脚定义和mini-PCIe标准存在微妙差异转接板的作用就是把这些差异抹平。如果你正打算做类似操作记住一句话别只看接口外形先确认你的网卡模块走的是PCIe还是USB通道再确认转接板是否带电压转换否则很容易出现插上去灯不亮的尴尬。4. M.2背后的PCIe 6.0变化为什么带宽翻倍但效能提升没那么直观4.1 PCIe 6.0的物理层重设计了PCIe 6.0这一代最大的变化是把信号调制从NRZ不归零改成了PAM4四电平脉冲幅度调制。用大白话说就是以前一个信号周期只能传1个bit用高低电平表示0和1现在一个周期能传2个bit用四种电平组合表示00、01、10、11。所以单通道速率从32 GT/s翻倍到64 GT/s看似理所当然。但PAM4的代价是信噪比大幅下降。四种电平之间的电压差更小对噪声、反射、串扰的容忍度低得多所以PCIe 6.0强制引入前向纠错FEC和固定大小的FLIT流量单元。FEC会额外消耗一定比例的带宽来纠错FLIT固定为256字节的块。在M.2场景中这带来一个实际问题PCIe 6.0主控和主板的连接距离必须严格控制。M.2插槽距离CPU或者PCH芯片组的走线长度如果太长64 GT/s的信号在PCB上衰减会非常严重可能连FEC都救不回来。所以你会看到接下来新一代主板的设计中M.2走线更短、via更少、甚至直接用retimer芯片加强信号。4.2 带宽计算x4通道的M.2跑6.0能快多少这个算法值得给大家捋一遍PCIe 6.0 x4双工带宽理论上限为4通道×64 GT/s×2收发双向512 GT/s。但因为PAM4本身效率高这512 GT/s不是除法得到的是bit/s需要经过编码开销折算每一代PCIe都有编码开销。PCIe 3.0是128b/130bPCIe 4.0和5.0同样是128b/130b而PCIe 6.0采用FLITFEC开销大约占2%~6.25%和具体配置相关。实际可用带宽大约是理论值的93%~98%之间。粗略来说PCIe 6.0 x4单向实测带宽能做到14~15 GB/s左右比PCIe 5.0 x4约7.9 GB/s提升了接近一倍。但这个提升对普通用户日常使用游戏、办公、系统启动感知并不明显瓶颈在随机读写的IOPS和延迟上。所以M.2 SSD的PCIe代际升级对内容创作者、AI模型加载、大型数据库这类连续吞吐场景价值更大。4.3 FPO固定功耗上限M.2散热问题的规范级回应PCIe 6.0还有一个容易被忽略的新特性FPOFixed Power Overhead。简单说设备在链路训练阶段就会上报自己的功耗上限值系统据此做功耗预算。这和M.2规范的关系在于高性能NVMe SSD的峰值功耗可能超过10W甚至更高M.2插槽的供电能力上限直接影响稳定性。未来的M.2规范或者说PCIe 6.0时代的M.2设备会在金手指定义中强化对供电引脚的电压和电流等级界定避免出现盘插上去了但供电跟不上的掉盘问题。实测我手上的PCIe 5.0 SSD跑连续写入时温度十分钟内就能摸到70度。6.0时代如果功耗进一步上探M.2散热片就不只是建议安装而是必须安装了。这对笔记本、迷你主机这种紧凑空间的散热设计压力非常大。未来你买M.2盘可能真的要注意主板是否附带主动散热或者至少是热管方案否则降频掉速是家常便饭。5. 回到文件本身作为工程师我建议你关注M.2规范的三个具体章节如果去下载这份Rev6.0草案或后续正式版可以重点翻三个部分章节4引脚定义Pin Definition这里要看的是新增了哪些引脚、哪些引脚的功能描述有变化。PCIe 6.0时代sideband信号如PERST#、CLKREQ#、PEWAKE#的定义可能出现微调尤其是热管理相关的引脚会在新一代设备中承担更多功能。章节5机械尺寸重点关注卡槽配合的长度公差、金手指倒角角度、插拔寿命要求。PCIe 6.0因为信号速率更高连接器的接触电阻要求可能会更严格这些指标直接决定了你的SSD插上去之后在振动环境下会不会出现瞬断。章节8电气环境要求这里会规定M.2插槽附近的信号完整性要求和去耦电容布局建议对主板Layout工程师来说是黄金章节对终端用户来说看懂这部分能帮你理解为什么有些主板的M.2插槽只设计了一面散热片孔位——通常是电气布局受限的无奈妥协。我个人做项目时的习惯是拿到新规范草案先不看正文直接看附录的修订记录。那里写了相比上一版改了什么、为什么改、由谁提出修改申请。这个信息对理解规范的演进方向非常有价值比通篇啃正文效率高得多。6. 一份草案给普通用户留下的主线别追新但要看懂趋势最后说点实际的。这份2023年9月的M.2 Rev6.0草案对终端消费者最大的意义不是让你立刻去买PCIe 6.0的M.2盘——现在压根没有量产的6.0盘卖而是让你看懂几个趋势接口形态不变但信号速度会继续翻倍。M.2这个物理形态至少还能再战两代PCIe。散热会成为最大瓶颈。新规范对热管理的emphasis只会越来越重买主板时优先考虑M.2散热设计好的型号。走线长度和信号质量决定了实际性能。同样的盘在不同主板上跑分差距巨大很多时候不是盘的问题是电气设计的问题。我自己有一个判断PCIe 6.0 M.2大规模落地大概会集中在2025年之后届时第一批产品大概率还是企业级和高端桌面级先行普通用户能享受到的价格下探可能要到2026年甚至更晚。在这之前PCIe 5.0的盘依然是最稳妥的性价比选择。规范文件这东西看着枯燥其实是硬件生态的宪法。搞懂了引脚定义怎么变、机械公差怎么定你就不仅会用硬件还能预判下一代产品长什么样。这份Rev6.0草案虽然版本很早期但方向已经足够明确。等正式版出来我再写一篇对比解读。本文还有配套的精品资源点击获取 M.2规范Rev6.0草案解读：PCIe 6.0时代接口形态与散热挑战
简介这是一份由PCI-SIG于2023年9月21日发布的PCI Express M.2规范6.0版0.3版PDF文件面向消费级PC、服务器、移动设备与嵌入式系统的硬件设计、存储接口研发及信号完整性工程师用于查阅M.2接口在64 GT/s信号速率下的最新连接器要求与系统级设计参数。作为Rev 6.0的初始发布版本文档重点增加了对64 GT/s信号速率的支持并针对M.2 Rev 6.0连接器给出了独立连接器要求包括系统参数需满足64.0 GT/s的传输指标。在电气参数上规范详细规定了插入损耗分段公式[-0.2-0.01875f]dBf≤16GHz及[2-0.15625f]dB16f≤24GHz回波损耗分段公式[-250.625f]dBf≤16GHz及[-351.25f]dB16f≤24GHz等同时引入iRL积分回波损耗与ccICN等品质因素用以管理高速连接器或线缆组件的反射、串扰与噪声为PCIe 6.0时代的M.2互连设计提供权威参考。包体为单份PDF共1个文件大小711KB内容为官方英文原版便于离线查阅、打印批注。当前已有130人学习浏览适合需要跟进PCIe 6.0规范演进、开展M.2连接器选型或高速背板调试的工程师使用。文档还明确了PCI-SIG的免责条款与知识产权声明强调不授予任何明示或暗示许可用户可通过PCI-SIG官方渠道获取后续修订版本。1. 这份M.2规范文件到底是个什么来头拿到这个文件名的时候我第一反应是PCI-SIG终于是把M.2单独拿出来更新了。PCI_Express_M.2_Spec_Rev6.0_Ver0.3_Sept21_2023.pdf这串字符拆开看信息量其实很大Rev6.0这里指的是M.2规范的主版本号对齐到了PCIe 6.0时代不是指规范本身修改了6次。Ver0.30.3版本这个版本号在工程领域意味着一个很初期的草案连Beta都算不上顶多是内部评审稿。Sept21_2023发布日期是2023年9月21日。先说结论这份0.3草案并没有以正式版本的身份对外大规模发布。PCI-SIG当时是在内部征集成员意见后续正式更新的时候把M.2的内容并入了对应的cable spec或者配合ECNEngineering Change Notice一起走流程。所以如果你现在去PCI-SIG官网翻大概率找不到这个0.3的公开下载入口。但找不到不代表这份文件的信息没有价值——恰恰相反里面暴露的规格方向直接预示着接下来几代笔记本、迷你主机、工控主板在设计M.2插槽时的取舍逻辑。我在实际项目里和这份草案打过一次照面。当时是在评估一个新平台要不要原生支持PCIe 6.0的M.2 SSD主控端已经流片回来了但板端的差分走线、连接器选型、retimer方案全部要基于最新的M.2机械规范来做。拿Rev5.0那版去套问题不大但差之毫厘谬以千里尤其是金手指区域的机械公差和引脚定义稍微一偏就是量产事故。所以这份文件的核心价值不在读起来多爽而在它把PCIe 6.0时代的M.2形态提前锁定了。说白了PCI-SIG这种组织做事向来保守一个规范从0.1草案走到正式发布中间要经历无数轮投票和修订。能放出0.3版本说明大方向已经定得差不多了剩下的都是文字细节和一致性检查。关注这份文件的人基本分三类连接器厂家要提前开模具、主板ODM要评估布线方案、像我这样的系统集成工程师要确认新平台兼容性。如果你是普通消费者这份文件本身不用细读但它透露的趋势——PCIe 6.0的M.2盘会在2024到2025年逐步上量——值得提前知道。2. 藏在文件名里的技术主线M.2规范正在经历什么2.1 M.2规格的改朝换代其实比你想的慢M.2规范从2013年前后正式落地到现在外形物理尺寸基本没动过2230、2242、2260、2280、22110这几个标准长度一直沿用。但内部电气定义一直在变最早是SATA和PCIe x2共用后来PCIe x4成为主流到PCIe 4.0时代几乎所以高性能盘都锁定x4通道。这份Rev6.0草案的时代背景是PCIe 6.0刚刚在2022年初正式发布。PCIe 6.0引入了PAM4调制、固定大小FLIT、前向纠错FEC单通道速率从32 GT/s翻倍到64 GT/s。这个速度对M.2连接器提出了全新的挑战——不是插槽长什么样的问题而是信号完整性、功耗、散热全都变了。M.2规范本身要管的机械部分很大程度是在定义连接器的引脚分配、卡槽的尺寸公差、金手指镀金厚度、插入力拔出力这些傻大黑粗的指标。但是到了PCIe 6.0这一代机械规范被通信协议逼着往前走64 GT/s的信号对引脚串扰极其敏感原来的引脚定义在高速信号上可能需要调整参考地针、调整信号间距。所以Rev6.0的M.2草案实际是两条线在并行推进物理层机械定义微调保证PCIe 6.0信号在M.2插槽里能跑稳。同时也为PCIe 6.0 SSDs的功耗和散热留出更大的空间预算。2.2 为什么0.3版本还在用Sept21_2023这个节点PCI-SIG的文档编号习惯很有意思Rev6.0是产品名Ver0.3才是真实的成熟度标记。0.3代表了什么在PCI-SIG的内部流程里0.1一般是骨架目录0.2是部分章节草案0.3开始有完整的机械图纸和引脚表并且已经跑过一轮内部review。2023年9月这个时间点我印象里正是PCIe 6.0生态从控制器样品往量产芯片过渡的窗口期。当时几家主控IC厂已经陆续拿到PCI-SIG的合规测试设备连接器厂商也在催促规范更新。这个0.3草案就是在这种大家都在等”的背景下放出来的。读这份草案不用逐字逐句抠抓几个关键章节就行引脚定义表、卡槽机械尺寸图、金手指和插槽的接触力指标。我实际拿到过的类似草案文档后两者基本和正式版大差不差改的主要是文字表述和一些附录的澄清说明。3. M.2实体形态中的几个关键规格Pro和普通用户的视角完全不同3.1 长度、金手指、Key位——这三个是最容易迷惑人的很多用户看到M.2 2280这个型号第一反应是2280 2.2厘米宽、80厘米长吗不是。M.2的编号规则是宽度×长度22指的是22mm宽度80指的是80mm长度。所以2280的完整含义是22mm宽、80mm长的M.2卡。Key位在我看来是普通用户理解M.2规范最容易出错的地方。常见的B Key和M Key定义是这样的属性Key BKey MBM金手指缺口位置第12~19脚第59~66脚两个缺口都有支持的PCIe通道数通常x2通常x4通常x2视具体设备常见设备类型SATA SSD、WWAN模块NVMe SSDSATA SSD部分老款理论最大带宽PCIe受限于x2受限于x4受限于x2很多SATA协议的M.2 SSD采用BM双缺口设计目的就是为了兼容只支持B Key的笔记本主板。而NVMe协议的M.2 SSD几乎全是M Key因为需要x4甚至更多通道。这个细节在Rev6.0草案里有没有变我自己判断大方向没变——Key位定义牵扯到大量存量设备的兼容性PCI-SIG不可能在这里搞激进改动。但草案里有一个值得注意的动向新规范似乎对Key E和Key A用于无线网卡模块的使用场景做了更多细化标注。因为Wi-Fi 7网卡也开始走PCIe通道M.2 AE Key模块的信号完整性和天线布局被正式纳入考量范围。3.2 从热词里看真实需求M.2网卡能不能用在mini-PCIe接口网上有个高频搜索词是M.2网卡用在minipcie接口。这个问题的参考答案是硬件上可以通过转接卡实现但中间有坑。M.2 AE Key的无线网卡模块比如Intel AX210、AX200这些走的是PCIe x1通道和USB通道。mini-PCIe接口通常只有PCIe x1和USB 2.0理论上信号层面是兼容的。但这里有几个细节M.2的引脚间距是0.5mmmini-PCIe是0.8mm物理上完全对不上必须用转接板。M.2模块的工作电压通常是3.3Vmini-PCIe插槽在部分老主板上提供的也是3.3V但有些工控板是5V供电需要转接板做电压转换。M.2网卡的信令检测机制和mini-PCIe不完全一样有些模块在mini-PCIe转接后需要屏蔽第41脚PEWAK之类的引脚才能正常识别。这个问题的本质就是规范的引脚定义不兼容导致的。M.2规范对AE Key的引脚定义和mini-PCIe标准存在微妙差异转接板的作用就是把这些差异抹平。如果你正打算做类似操作记住一句话别只看接口外形先确认你的网卡模块走的是PCIe还是USB通道再确认转接板是否带电压转换否则很容易出现插上去灯不亮的尴尬。4. M.2背后的PCIe 6.0变化为什么带宽翻倍但效能提升没那么直观4.1 PCIe 6.0的物理层重设计了PCIe 6.0这一代最大的变化是把信号调制从NRZ不归零改成了PAM4四电平脉冲幅度调制。用大白话说就是以前一个信号周期只能传1个bit用高低电平表示0和1现在一个周期能传2个bit用四种电平组合表示00、01、10、11。所以单通道速率从32 GT/s翻倍到64 GT/s看似理所当然。但PAM4的代价是信噪比大幅下降。四种电平之间的电压差更小对噪声、反射、串扰的容忍度低得多所以PCIe 6.0强制引入前向纠错FEC和固定大小的FLIT流量单元。FEC会额外消耗一定比例的带宽来纠错FLIT固定为256字节的块。在M.2场景中这带来一个实际问题PCIe 6.0主控和主板的连接距离必须严格控制。M.2插槽距离CPU或者PCH芯片组的走线长度如果太长64 GT/s的信号在PCB上衰减会非常严重可能连FEC都救不回来。所以你会看到接下来新一代主板的设计中M.2走线更短、via更少、甚至直接用retimer芯片加强信号。4.2 带宽计算x4通道的M.2跑6.0能快多少这个算法值得给大家捋一遍PCIe 6.0 x4双工带宽理论上限为4通道×64 GT/s×2收发双向512 GT/s。但因为PAM4本身效率高这512 GT/s不是除法得到的是bit/s需要经过编码开销折算每一代PCIe都有编码开销。PCIe 3.0是128b/130bPCIe 4.0和5.0同样是128b/130b而PCIe 6.0采用FLITFEC开销大约占2%~6.25%和具体配置相关。实际可用带宽大约是理论值的93%~98%之间。粗略来说PCIe 6.0 x4单向实测带宽能做到14~15 GB/s左右比PCIe 5.0 x4约7.9 GB/s提升了接近一倍。但这个提升对普通用户日常使用游戏、办公、系统启动感知并不明显瓶颈在随机读写的IOPS和延迟上。所以M.2 SSD的PCIe代际升级对内容创作者、AI模型加载、大型数据库这类连续吞吐场景价值更大。4.3 FPO固定功耗上限M.2散热问题的规范级回应PCIe 6.0还有一个容易被忽略的新特性FPOFixed Power Overhead。简单说设备在链路训练阶段就会上报自己的功耗上限值系统据此做功耗预算。这和M.2规范的关系在于高性能NVMe SSD的峰值功耗可能超过10W甚至更高M.2插槽的供电能力上限直接影响稳定性。未来的M.2规范或者说PCIe 6.0时代的M.2设备会在金手指定义中强化对供电引脚的电压和电流等级界定避免出现盘插上去了但供电跟不上的掉盘问题。实测我手上的PCIe 5.0 SSD跑连续写入时温度十分钟内就能摸到70度。6.0时代如果功耗进一步上探M.2散热片就不只是建议安装而是必须安装了。这对笔记本、迷你主机这种紧凑空间的散热设计压力非常大。未来你买M.2盘可能真的要注意主板是否附带主动散热或者至少是热管方案否则降频掉速是家常便饭。5. 回到文件本身作为工程师我建议你关注M.2规范的三个具体章节如果去下载这份Rev6.0草案或后续正式版可以重点翻三个部分章节4引脚定义Pin Definition这里要看的是新增了哪些引脚、哪些引脚的功能描述有变化。PCIe 6.0时代sideband信号如PERST#、CLKREQ#、PEWAKE#的定义可能出现微调尤其是热管理相关的引脚会在新一代设备中承担更多功能。章节5机械尺寸重点关注卡槽配合的长度公差、金手指倒角角度、插拔寿命要求。PCIe 6.0因为信号速率更高连接器的接触电阻要求可能会更严格这些指标直接决定了你的SSD插上去之后在振动环境下会不会出现瞬断。章节8电气环境要求这里会规定M.2插槽附近的信号完整性要求和去耦电容布局建议对主板Layout工程师来说是黄金章节对终端用户来说看懂这部分能帮你理解为什么有些主板的M.2插槽只设计了一面散热片孔位——通常是电气布局受限的无奈妥协。我个人做项目时的习惯是拿到新规范草案先不看正文直接看附录的修订记录。那里写了相比上一版改了什么、为什么改、由谁提出修改申请。这个信息对理解规范的演进方向非常有价值比通篇啃正文效率高得多。6. 一份草案给普通用户留下的主线别追新但要看懂趋势最后说点实际的。这份2023年9月的M.2 Rev6.0草案对终端消费者最大的意义不是让你立刻去买PCIe 6.0的M.2盘——现在压根没有量产的6.0盘卖而是让你看懂几个趋势接口形态不变但信号速度会继续翻倍。M.2这个物理形态至少还能再战两代PCIe。散热会成为最大瓶颈。新规范对热管理的emphasis只会越来越重买主板时优先考虑M.2散热设计好的型号。走线长度和信号质量决定了实际性能。同样的盘在不同主板上跑分差距巨大很多时候不是盘的问题是电气设计的问题。我自己有一个判断PCIe 6.0 M.2大规模落地大概会集中在2025年之后届时第一批产品大概率还是企业级和高端桌面级先行普通用户能享受到的价格下探可能要到2026年甚至更晚。在这之前PCIe 5.0的盘依然是最稳妥的性价比选择。规范文件这东西看着枯燥其实是硬件生态的宪法。搞懂了引脚定义怎么变、机械公差怎么定你就不仅会用硬件还能预判下一代产品长什么样。这份Rev6.0草案虽然版本很早期但方向已经足够明确。等正式版出来我再写一篇对比解读。本文还有配套的精品资源点击获取