112 高速PCB设计：PCIe接口布线要点从一块“点不亮”的板子说起去年接手一个项目，客户反馈PCIe Gen3 x4的SSD插上去，系统能识别但读写速度只有Gen1的水平，偶尔还掉盘。板子拿回来一测，眼图惨不忍睹——上升沿塌陷、抖动超标。查了半天，问题出在PCIe差分对的参考层被割断了，回流路径被迫绕了个大弯。这种坑，新手容易踩，老手也难免疏忽。PCIe接口布线，说穿了就是管好“信号完整性”和“时序”这两件事。但具体到落地，细节多到让人头皮发麻。下面我把这些年调试PCIe板子攒下的经验拆开揉碎，一条一条说清楚。差分阻抗：100Ω不是算出来就完事PCIe要求差分阻抗100Ω，单端对地50Ω。很多工程师拿着阻抗计算软件一算，线宽线距定下来就丢给板厂。结果板子回来，TDR测试一看，阻抗跑到了95Ω或者105Ω。这里踩过坑：阻抗计算软件给的只是理论值，实际板材的介电常数（Dk）会有公差，铜厚、蚀刻因子也会影响。我现在的做法是：先按常规参数算一个初值，然后让板厂提供他们工艺能力范围内的阻抗线宽线距组合。通常板厂会给出一个范围，比如“线宽4.5mil，线距8mil，阻抗100Ω±10%”。拿到这个数据后，再结合自己的叠层结构微调。别这样写：把差分对的两条线画成完全平行的直线就以为万事大吉。实际布线中，过孔、拐角、焊盘都会破坏阻抗连续性。每个过孔引入的寄生电容大约0.3-0.5pF，拐角处如果走直角，阻抗会突变10-15Ω。所以PCIe差分对必须走圆弧或45度 112、高速PCB设计：PCIe接口布线要点
112 高速PCB设计：PCIe接口布线要点从一块“点不亮”的板子说起去年接手一个项目，客户反馈PCIe Gen3 x4的SSD插上去，系统能识别但读写速度只有Gen1的水平，偶尔还掉盘。板子拿回来一测，眼图惨不忍睹——上升沿塌陷、抖动超标。查了半天，问题出在PCIe差分对的参考层被割断了，回流路径被迫绕了个大弯。这种坑，新手容易踩，老手也难免疏忽。PCIe接口布线，说穿了就是管好“信号完整性”和“时序”这两件事。但具体到落地，细节多到让人头皮发麻。下面我把这些年调试PCIe板子攒下的经验拆开揉碎，一条一条说清楚。差分阻抗：100Ω不是算出来就完事PCIe要求差分阻抗100Ω，单端对地50Ω。很多工程师拿着阻抗计算软件一算，线宽线距定下来就丢给板厂。结果板子回来，TDR测试一看，阻抗跑到了95Ω或者105Ω。这里踩过坑：阻抗计算软件给的只是理论值，实际板材的介电常数（Dk）会有公差，铜厚、蚀刻因子也会影响。我现在的做法是：先按常规参数算一个初值，然后让板厂提供他们工艺能力范围内的阻抗线宽线距组合。通常板厂会给出一个范围，比如“线宽4.5mil，线距8mil，阻抗100Ω±10%”。拿到这个数据后，再结合自己的叠层结构微调。别这样写：把差分对的两条线画成完全平行的直线就以为万事大吉。实际布线中，过孔、拐角、焊盘都会破坏阻抗连续性。每个过孔引入的寄生电容大约0.3-0.5pF，拐角处如果走直角，阻抗会突变10-15Ω。所以PCIe差分对必须走圆弧或45度