1. 先把标题拆开没有先进制程性能到底从哪来麒麟 9050 Pro 这个名字一出来圈子里讨论最多的不是跑分而是它到底怎么做出来的。原因很简单当最先进的那几档制程节点既贵又不好拿的时候一颗芯片要在性能上不掉队就必须在别的地方把账找回来。逻辑折叠这个词被反复提起指的正是这种在晶体管密度不占优的前提下用结构和封装去补性能的思路。我自己做过几年芯片的物理分析和系统级实测说白了就是把这个黑箱子拆开、测一遍、然后解释清楚每一份性能是从哪抠出来的。这篇文章我想讲清楚三件事一是没有先进制程这句话在工程上具体意味着什么损失二是逻辑折叠可能指哪几种技术动作它们各自换来了什么、又付出了什么三是一套可复现的拆解与实测方法包括工具、测点、数据怎么读以及我自己踩过的坑。不管你是做硬件评测、做嵌入式选型还是纯粹想搞明白一颗芯片的力气花在哪这套流程都能直接抄。数据我会标注清楚哪些是实测、哪些是方法论推演不会把推测包装成事实——这一点比结论本身重要得多。1.1 先进制程的收益本质是一个乘法公式很多人对制程的理解停在纳米数越小越好但做设计和实测的人看的是三个量单位面积晶体管数、同频功耗、以及频率上限。这三个量不是线性进步而是跟着节点走台阶。最直观的账是这样的。动态功耗的基本形式是 P ≈ α·C·V²·f其中 α 是翻转率C 是负载电容V 是供电电压f 是频率。制程升级带来的收益一半来自 C 变小晶体管和互连都缩了一半来自 V 能往下压短沟道效应控制得更好阈值电压可以更低。所以从一个大节点到下一个大节点同频功耗降三到四成是常见的。如果这一档红利拿不到会发生什么假设设计目标是一颗面积 100 mm² 左右的高性能 SoC。在密度高 1.6 倍的节点上同样面积能塞进去的晶体管数会多出约 37.5%——反过来说在密度低的节点上你想实现同样的逻辑功能面积就要多出六成。这不是小数。面积的代价不只是钱。芯片的面积直接影响三个东西一是良率缺陷密度固定的前提下面积越大良率掉得越快这条曲线是非线性的二是走线长度面积大了跨模块互连变长延迟和功耗跟着涨三是封装和散热面积大意味着热量摊得开但边界也远。所以当制程不能自由选择时设计方只有三条路一是降低目标接受性能差距二是用架构手段提高单位晶体管的产出效率三是把二维平面做不下去的东西往第三个维度堆。逻辑折叠属于第二条和第三条的交叉地带这也是为什么它会被反复讨论。1.2 逻辑折叠在工程上有三种不同层级的解读这个词其实有点被泛化了我在不同场合听过至少三种意思做实测前必须先把它们分开否则数据会读错。第一种是电路级的逻辑折叠也叫硬件时分复用。简单说原本你有两条并列的加法通路各自常驻在硅片上现在改成只有一条通路通过多路选择器让它在不同时钟周期分别服务两个来源。类比一下原来公司养两个前台现在只留一个让他在上午和下午分别处理两类事务。面积省了但吞吐在极端情况下会掉而且多路选择器和控制逻辑本身也要占面积、吃时序。第二种是物理级的垂直堆叠也就是把逻辑层和存储层、或者把两个功能晶粒在 Z 轴上叠起来。这一招的价值在于缩短互连。芯片里功耗和延迟的大头经常不在计算单元而在数据搬运。二维平面上一个模块到另一个模块要走上百微米甚至几毫米垂直堆叠之后这个距离可以缩到几十微米互连的电容和电阻同步下降带宽上去、延迟下来、每比特能耗也降。业内一些专利和论文里提到的逻辑折叠很可能指的是这一类。第三种是晶粒级的拼装把一颗大芯片拆成几颗小 die分别流片再封到一起。这个思路的核心收益是良率——小 die 的良率远好于大 die哪怕总晶体管数一样。代价是 die 间互连的功耗、延迟以及封装工艺的复杂度。三种路线可以叠加使用也可能在同一颗芯片上同时出现。实测的意义就在于你没法从跑分上分辨出性能是堆料堆出来的还是折叠省出来的只有把物理结构看一遍、再把功耗和带宽拆开测才能给出判断。1.3 为什么值得为一颗芯片做完整的拆解和实测公开规格通常只给结果不给过程。厂商会告诉你核心数、频率、缓存大小但不会告诉你频率能维持多久、功耗在什么区间、面积效率如何、堆叠结构有几层。这些恰是判断一颗芯片设计水平的关键。做一次完整拆解加实测能拿到三类别处拿不到的信息。第一类是物理事实die 的实际面积、金属层数量、有没有垂直互连结构、供电网络怎么布。第二类是行为事实满载时频率怎么掉、功耗曲线的拐点在哪、不同负载下的能效比。第三类是匹配关系物理结构能不能解释你测出来的行为两者对不上说明你的模型错了。我一般把这三个放在一起交叉验证。举个例子如果测得持续负载下频率掉得很快、且功耗墙先撞上那说明散热或者供电网络是瓶颈这时候你去量 die 面积和供电网络密度通常能找到原因。反过来如果频率掉得不明显但吞吐上不去那瓶颈更可能在缓存或互连带宽上。2. 动手之前工具链、测试平台与风险控制拆解这事最忌讳一上来就上手。芯片是脆的、贵的而且很多操作不可逆。我在正式动刀之前会把整个流程拆成物理段和电学段物理段不可逆放在后面做电学段可重复先做透。2.1 物理拆解段的工具与耗材清单物理拆解的核心目标是从封装里把 die 完整取出来并逐层看到内部结构。工具分四档。第一档是开盖。封装基板、金属盖、导热材料这几层要去掉。常用的手段有加热台加刀片、化学腐蚀、以及精密切割。加热台会残留大量余温操作时片子和封装都会烫手必备耐热手套和防静电镊子。我一般把加热台控制在两百摄氏度上下靠热风辅助让金属盖和基板之间的粘接层软化再用薄刃从边角缓慢撬起。不要从中间下刀中间是 die 正上方一撬就是一条裂纹。第二档是去层。要看金属层和晶体管层需要逐层去除介质。这里用等离子体刻蚀或者湿法腐蚀都可以湿法更省钱但对工艺窗口要求高。我常用的是稀释的腐蚀液加超声注意时间要短、要多看显微镜一层一层来急不得。第三档是观察设备。光学显微镜看 die 边界和顶层金属走线够用但要看清堆叠结构和互连密度得上扫描电子显微镜。如果条件有限高倍光学加斜打光是能看出层次差异的——不同层的反射率不一样斜光下会有明显的明暗分界。第四档是耗材。防静电垫、离子风机、无尘布、高纯度溶剂、以及足够的样品冗余。冗余是最容易被忽略的一项——至少要准备两颗备用因为第一次拆解失败的概率超过一半。这不是夸张封装内部结构在公开资料里通常看不到你是在盲操作。2.2 电学实测段的仪器与测点设计电学段是整个工作的重头因为它是可重复的。仪器上我建议至少配齐这几样一台带宽足够的高精度示波器、一支交流电流探头、一台可编程直流电源、一个分流电阻、以及一台红外热像仪。测点是关键。整板功耗好测但整板功耗里包含了屏幕、存储、射频等一大堆无关项不拆开就没法归因。我的做法是在供电网络的几个关键轨路上分别插入小阻值分流电阻一般选五到十毫欧阻值太大会影响供电稳定性太小则信噪比不够。用示波器配差分探头测这个电阻上的压差配合电流探头做交叉验证。分流电阻的取值有讲究。假设预期峰值电流是五安培你希望压差至少到十毫伏才能保证测量精度那阻值就是 10mV / 5A 2 mΩ。但压降太大会导致实际到核电压掉所以还要校验在 2 mΩ 上走 5 A 是 10 mV 的压降相对零点八伏左右的核心电压约百分之一出头这个量级可以接受。如果核心电压本来就只有零点六伏那这个压降就偏大了需要换更小的阻值并提高放大器增益。除了电流还要测频率。这个一般走系统接口读但要注意采样率。软件读出来的频率往往是平均值看不到毫秒级的抖动如果要看瞬时行为需要抓供电轨上的电压纹波配合反推。2.3 软件侧测试集的搭建原则测试集搭得好不好直接决定数据有没有价值。我有三条原则。原则一负载要分层。至少分四层纯整数计算、纯浮点计算、访存密集型、以及混合型。因为逻辑折叠这类结构优化对不同负载的收益完全不同——计算密集型的收益来自流水线复用访存密集型看的是缓存和互连。混在一起测什么都看不出来。原则二要区分峰值和持续。峰值跑分只跑几秒散热根本来不及介入持续测试至少要跑十分钟以上让温度和功耗墙充分稳定。这两个数据的差距往往就是散热能力的直接体现也是判断折叠之后功耗密度是不是太高的核心指标。原则三单变量。每次只改一个参数——频率、电压、或者并发度。频率和电压要能锁锁不住就做不了能效曲线。大部分平台的调频策略是自动的必须手动接管否则你测的是调度器的行为不是芯片的能力。3. 拆解实录从开盖到看清楚 die3.1 开盖与逐层去除的操作节奏我把整个开盖过程分成五步每步之间都要在显微镜下确认状态。第一步定位。先在不破坏的前提下用 X 光或者超声扫描看封装内部的层结构和 die 的位置、数量。这一步能省下大量试错成本。如果是多 die 封装你还会看到它们之间的相对位置这对后面判断是不是堆叠结构至关重要。第二步局部加热。用热风枪配合加热台把金属盖边缘的粘接层软化。温度不要贪高我一般分三次升温每次停留几十秒。为什么要分次因为封装材料和 die 的热膨胀系数不一样快速升温产生的应力会在 die 里留下微裂纹这种损伤肉眼看不出但会在后面的电学测试里表现为莫名其妙的稳定性问题。第三步起盖。用薄刃从边角切入沿着边缘走一圈不要用力向上撬而是用旋转力矩。手感上会有一个突然松掉的瞬间那就是粘接层脱开了。第四步清理。残留的导热材料要用溶剂和无尘布慢慢擦不要刮。有些导热材料是金属基的刮擦会留下细微划痕。第五步去层。从顶层金属开始一层一层往下。每去一层都要拍一张高倍照片做记录因为很多结构信息只在特定层可见。金属层的走向能看出供电网络和信号网络是怎么分布的晶体管层的形貌能看出标准单元的密度和布局规律。注意整个物理拆解过程必须在防静电环境下进行。芯片内部的栅氧层非常薄一次静电放电就可能击穿而且击穿的位置未必是你后面会重点观察的区域容易造成误判。3.2 die 尺寸测量与面积反推的算法拍完照片之后第一步是标定比例。方法是在同一张图上拍入一个已知尺寸的参照物或者在显微镜下用刻度尺标定视场。我习惯用扫描电镜的自带标尺误差更小。拿到 die 的长宽之后就能做面积反推。假设测得的长宽分别是 a 和 b裸片面积 S a × b。这个数字本身没什么意义有意义的是把它和公开的工艺密度做对比。举个例子。如果某个工艺节点的逻辑密度是每平方毫米约一亿个晶体管而你的 die 面积是 120 mm²那理论上限是一百二十亿个晶体管。但实际设计里缓存、模拟电路、IO 占的面积不小逻辑区可能只占一半。所以合理估计是一百二十亿的理论值实际数字逻辑部分大概六十亿个晶体管左右再加上缓存和模拟部分。这个估算的精度当然有限但量级是对的。它最大的价值是给你一个判断依据如果一颗芯片宣称的功能复杂度明显超过这个估算那要么它的工艺密度比你假设的高要么它用了堆叠。这里还有个细节。如果拆解发现是多颗 die那要分别测每颗的面积再加总。多 die 的总面积通常比单颗大 die 要大因为每颗 die 都要有边界区域、物理接口、供电焊盘。这些开销在单 die 上是不存在的。所以拆开来提高良率这个策略代价就是面积效率下降这是必须付出的成本。3.3 金属层与堆叠结构的观察要点要判断有没有垂直堆叠看三个地方。一是侧面断面。如果你能切出一个干净的断面直接在电镜下看纵剖路径和层次一目了然。切断面需要精密的切割和抛光操作难度大但信息量最高。二是顶层金属的密度分布。如果两个功能区之间有大片密集的、规整的互连结构而且宽度明显异于普通信号线那很可能是宽总线。宽总线通常出现在 die 间或者堆叠层之间因为跨模块通信需要大带宽。普通模块间的信号线一般会做得更细、更稀疏。三是供电网络的布局。垂直堆叠会带来一个麻烦上面那层怎么供电。通常的做法是靠贯穿硅通孔把电从基板一路引上去。这些通孔在显微镜下表现为规则排列的小圆点穿透若干层。如果你在 die 上看到这种规则阵列基本可以确认存在垂直互连。这些观察结果和后面的电学数据是对得上的。垂直互连的核心收益是缩短距离、降低每比特能耗所以如果你在互连密集的负载上测到异常高的能效而计算密集负载上提升不明显那就是一个强证据。4. 实测方法论把折叠翻译成可测量的指标4.1 频率-电压曲线与能效甜点定位要理解一颗芯片的设计取舍第一件事是画出它的频率-电压曲线。做法是锁定频率从低到高逐点扫描每一点找到能稳定运行的最低电压记录该点的功耗。这条曲线的形状很有信息量。低电压段电压每提高一点频率能涨很多因为这时候是阈值电压在主导高电压段同样的电压增量只能换到很小的频率提升因为这时候已经进入迁移率退化和漏电主导的区间。曲线的拐点就是能效甜点——在这个点附近每瓦性能最高。为什么这个对判断逻辑折叠很重要因为折叠结构往往会在关键路径上增加一级多路选择器路径变长同等电压下能达到的最高频率会下降。表现出来就是整条曲线往右下平移高频端尤其明显。如果实测发现高频段的曲线斜率比预期更陡那很可能就是折叠带来的额外延迟在起作用。我用过的实测数据形态大致是这样示意非具体产品规格锁定频率最低稳定电压实测功耗每瓦性能指数1.2 GHz0.62 V2.8 W1001.6 GHz0.68 V4.1 W1092.0 GHz0.76 V6.3 W972.4 GHz0.88 V9.8 W822.8 GHz1.02 V15.2 W66按 P ≈ C·V²·f 的形式去校验从 1.6 GHz 到 2.0 GHz频率涨 25%电压涨约 11.8%电压平方涨约 25%两者相乘就是 56% 的功耗涨幅——和表里 4.1 W 到 6.3 W 的 54% 涨幅基本对得上。这说明在这个区间内动态功耗仍是主导漏电还没起来。但从 2.4 GHz 往上功耗涨幅开始超过公式预测说明静态功耗的占比在上升这时候继续往上冲频率就是纯亏。能效甜点一般落在曲线的中段也就是上面这个例子里的一点六到两点零吉赫兹之间。这个位置不是设计者随便选的它是性能目标和散热预算共同约束出来的结果。4.2 带宽、延迟与容量的分离测量访存性能有三个维度必须分开测因为它们受不同结构影响。容量决定的是你能装下多少工作集。测法是逐步增大工作集看性能在哪个尺寸出现明显下降那个拐点就是某个层级缓存的容量边界。测的时候要注意不同平台对缓存的替换策略不同实际可用容量往往小于标称值。延迟决定的是单次访问要等多久。测法是做指针追逐一串随机地址的依赖访问把处理器的乱序执行能力完全绕开测出来的就是纯延迟。带宽决定的是单位时间内能搬多少数据。测法是做大规模顺序访问让预取器充分工作测出来的是流水线化之后的吞吐上限。这三者的组合能反推出堆叠结构的收益。如果垂直堆叠真的存在那么跨层访问的延迟会明显低于同距离的平面访问。具体来说如果 A 模块和 B 模块在平面上相距两毫米信号走平面互连的延迟大概在十几纳秒量级如果它们改成垂直叠放距离缩到几十微米延迟能降到亚纳秒级。这个差距在指针追逐测试里会非常明显。实测里我一般会构造几组不同距离、不同层级的访问模式把它们画成一张延迟-工作集大小的图。图上的台阶高度直接对应各层级存储的开销把实测台阶和理论值对比就能判断出互连结构的大致形态。4.3 功耗拆解与热分布成像功耗拆解的目的是把总功耗归因到具体模块。方法是在几个关键供电轨上分别测电流然后按模块对应关系分摊。一般来说一颗高性能 SoC 的功耗会分成这几块计算核心、缓存和互连、图形单元、IO 和内存控制器、以及各种常驻的小模块。在轻载场景下常驻模块的静态功耗可能占大头在满载场景下计算核心占大头。红外热像仪在这里特别有用。它能看到热量在 die 上的分布而热分布反过来告诉你哪里功耗密度最高。如果某个区域的温度明显高于周围且这个区域面积很小那就是局部热点通常对应高密度的逻辑或者高频时钟树。垂直堆叠会让热分布变得复杂。上面那层的热量要穿过下面那层才能散出去中间还有粘接层热阻会显著增大。所以堆叠结构的典型表现是上层温度明显高于下层而且整体散热能力不如同等面积的平面结构。这是用面积换性能必须付的代价之一。我通常会把热像图和功耗拆解的结果叠在一起看。如果某一轨的功耗不算高但对应区域温度很高那说明那个区域的散热路径被挡住了很可能是堆叠造成的。这个判断在后期做散热设计的时候非常关键。5. 数据解读逻辑折叠到底换来了什么5.1 峰值性能与持续性能之间的那道缝单看峰值跑分折叠结构的收益可能并不夸张因为峰值短时间跑散热和功耗墙来不及起作用大家拼的是单位时间能出多少活。但持续性能的差距会拉开而持续性能才是日常使用的真实手感。原因在于折叠结构省下来的是面积而面积省下来之后你可以选择把它用在两个地方一是塞更多计算单元二是塞更大的缓存。如果用在缓存上那就是用空间换访存效率对持续负载特别友好因为缓存的命中率提升会同时降低对内存的访问频次而访问内存的每比特能耗比访问片上缓存高一个数量级左右。这个逻辑链条很重要折叠省面积 → 面积给缓存 → 命中率提升 → 内存访问减少 → 功耗下降 → 同样的散热预算下可以维持更高的频率更长时间。我在测试里验证过这条链。同一个工作集把它控制在一定尺寸以内让它落在片上缓存能覆盖的范围内和把它放大到需要频繁访问内存两者在十分钟持续测试里的表现差异巨大。前者频率基本不掉后者会稳定在一个明显更低的频率上。这个差距不是性能高一点而是能不能稳定运行的区别。所以看一颗芯片的实测数据我最先翻的不是峰值那一栏而是持续测试五分钟、十分钟、十五分钟这三个时间点的频率和功耗。5.2 面积换性能、时间换面积的具体账来看一个具体的权衡。假设设计目标是做一颗八核心的处理器在受限的工艺密度下全部做满面积不够。有三条路方案核心数单核资源面积占用多线程性能单线程性能实现复杂度A 缩减资源8精简100%中等低低B 减少核心4完整60%偏低高低C 逻辑折叠6完整但复用75%偏高中高方案 C 的含义是六个核心但部分执行单元在两个核心之间共享靠调度错开使用。理论上如果两个核心的负载特性互补——一个在跑访存、一个在跑计算——共享单元的实际冲突率会很低性能损失可以控制在一成以内而面积省了四分之一。关键的判断依据是冲突概率。如果两个核心随机地使用共享单元每个周期的冲突概率接近一半那性能损失会非常明显。但如果调度器足够聪明能识别出哪些指令序列会争抢提前错开冲突率可以降到百分之十以下。这就解释了为什么逻辑折叠对调度器和编译器的要求特别高。同一套硬件配上好的调度能拿到八成到九成的收益配上差的调度可能连一半都拿不到。所以这类芯片的实测数据里不同应用之间的方差会明显大于传统结构。某些场景表现优异另一些场景就是不行这种不一致性本身就是折叠结构的一个指纹。5.3 代价清单不能只看收益做了这么多实测我的结论是折叠结构从来不是免费午餐。代价至少有五项。第一是设计复杂度。共享硬件意味着额外的控制逻辑、仲裁逻辑、以及更复杂的时序收敛工作。设计周期会变长验证成本会显著上升而且很多问题只在特定负载组合下才暴露很难在流片前发现。第二是关键路径变长。多路选择和仲裁本身有延迟这些延迟会累加到关键路径上直接压低了最高频率。这是硬件复用的固有代价没有绕过的方法。第三是功耗密度的局部升高。面积省了功耗没省甚至因为控制逻辑增加而略升所以单位面积的功耗会上升。这对散热设计提出了更高要求尤其是在垂直堆叠的情况下热阻更大。第四是良率和成本的权衡。如果是多 die 拼装每颗 die 的良率虽然高但封装良率会下降而且先进封装本身的成本不低。要算总账不能只看单 die 良率。第五是软件适配成本。调度器、编译器、甚至部分算法库都需要针对折叠结构做优化这部分工作量常常被低估。从实测角度看同一颗芯片在不同软件栈下的表现差距有时比不同芯片之间的差距还大。5.4 从实测视角看这颗芯片大概处在什么位置综合物理观察和电学数据我可以给一个定性的判断框架。如果拆解发现是单颗 die面积在合理范围内且没有明显的垂直互连结构那逻辑折叠主要发生在电路级也就是硬件时分复用。这类设计的特征是单线程性能相对受限多线程和能效表现取决于调度质量。如果发现是多颗 die 拼装那核心收益是良率代价是 die 间互连开销。实测上会表现为跨 die 访问的延迟明显高于片内访问且在跨 die 通信密集的负载下能效下降。如果发现明确的垂直堆叠结构那收益主要在互连带宽和延迟上典型特征是访存密集型负载的表现优于预期且上层区域温度偏高。我个人的观察是这三种路线在中高端设计里往往是叠加使用的不是非此即彼。真正决定成败的不是用了哪一招而是每一招的收益能不能覆盖它的代价。在制程受限的前提下折叠是必须做的问题只是做得好不好。6. 常见问题与排查技巧实录6.1 数据对不上时先排查这五处跑了这么多年测试结果异常的原因我总结成五类按排查优先级排列。第一类频率没锁住。这是最常见的。平台的自动调频策略会在你没注意的时候介入导致你以为在测某个固定点实际上频率一直在飘。验证方法很简单测的过程中同时记录频率如果它变了那所有数据都作废。必须先手动接管调频锁死。第二类温度没稳定。第一分钟的数据和第十一分钟的数据根本不是一回事。至少要等温度曲线在连续三分钟内不再上升才能开始记录。我习惯在测试前先空跑五分钟做预热。第三类功耗测点选错了。测到的是整板功耗里面包含了屏幕和存储两者变化不相关归因就会出错。一定要在关键轨路上做物理分流不要用软件功率估算——软件估算的误差在很多场景下超过三成。第四类工作集跑出了缓存边界。你以为在测计算实际上在测访存。工作集大小必须显式控制而且要留出余量不要贴着容量边界跑因为替换策略和硬件预取会让边界变得模糊。第五类后台干扰。系统里其他进程、射频模块、甚至是电源管理的中断处理都会在数据里留下尖峰。测试前把非必要模块全关掉或者至少记录下它们的活动状态事后做归因。提示如果同一组测试连做三次结果的一致性超过百分之五先别急着怀疑芯片先怀疑测试环境。可重复性是实验设计问题不是被测对象问题。6.2 拆解环节最容易翻车的三个点翻车点一加热过度。温度太高会让封装材料碳化也会让内部焊点重熔整颗样品报废。我一般会先在废弃样品上试温度找到刚好能软化粘接层的最低温度再动真样品。翻车点二起盖时受力方向不对。我见过有人直接往上撬结果 die 从中间裂开。正确的做法是让工具沿着封装边缘切把粘接层剪开而不是把盖子拽开。实际手感上应该感觉到刀在走而不是在顶。翻车点三去层时间失控。腐蚀液一旦过量某几层会一起被吃掉你就失去了判断层次的机会。解决方法是分批短时处理每次几十秒出水后显微镜确认再决定要不要继续。慢就是快。6.3 一页速查表现象可能原因验证方法处理方式同频率功耗波动超 10%温度未稳定 / 后台干扰记录温度曲线与进程列表预热五分钟关闭非必要模块高频段功耗涨得比理论快静态功耗占比上升对比 P 与 C·V²·f 的偏差降低工作点避开该区间持续性能远低于峰值功耗墙或热墙记录频率随时间的衰减曲线优化散热或接受该工作点不同负载表现方差极大折叠结构的调度敏感性分别跑独立测试集针对瓶颈负载单独优化跨模块延迟异常高互连路径长 / 无堆叠指针追逐测各层级延迟调整数据布局提高局部性上层区域温度明显偏高垂直堆叠导致热阻增大红外热像对比上下层增大散热面积降低上层功耗6.4 几个我自己踩出来的心得心得一先测再拆。物理拆解不可逆而且会破坏样品拆完就没法做电学测试了。正确的顺序是把所有电学测量做完、数据锁定再去动物理结构。我早期犯过这个错拆完才发现有个频率点没测整颗样品白费。心得二留一颗对照样品。如果你要做破坏性分析最好留一颗完好的做对照。当拆解后的数据和对照样品对不上时你至少能判断差异是拆解损伤导致的还是测量方法本身的问题。心得三数据永远比结论重要。折叠结构是个很吸引人的叙事容易让人在数据不够的时候先下结论。我见过太多把正常波动解读成技术突破的分析。先老老实实把频率-电压曲线画出来把功耗归因做出来把延迟层级测出来结论自己会浮上来。如果你手上有设备但没做过这类拆解我的建议是先从一颗便宜的旧芯片开始把整套流程走两遍熟悉每个环节的手感。等你对什么温度会软化、什么程度该停手有了肌肉记忆再去动真正在意的样品。这个领域里耐心比技术更难练。