简介西工大射频集成电路设计实验《运算放大器的设计与仿真》docx报告面向微电子科学与工程专业学生及射频IC入门者完整展示两级全差分套筒式运算放大器从指标分析到仿真验证的全流程。报告以教材第五章指标为约束给出共源共栅主体结构、共模负反馈与电压偏置电路的设计思路并整理总增益、静态功耗、差分压摆率等关键参数的计算与晶体管尺寸选取方法同时记录基于Cadence IC构建电路图的实现细节包括反馈与偏置电路直接连入主电路、不必单独建symbol的简化处理。仿真部分分步呈现交流特性、瞬态特性、压摆率、共模抑制比四类仿真涵盖激励源设置、工艺库模型选择与AC参数配置。资源为单个docx文档容量1.21MB已有834人学习下载适合作为射频集成电路课程实验、课程设计或毕业设计的参考资料。1. 射频集成电路设计实验里运放的那点事先把工具链捋顺射频集成电路这个方向本科生实验做到运放设计与仿真这一步其实是把模拟 IC 设计里最核心的闭环走了一遍。很多第一次接触这个实验的同学拿着 Cadence 或者 HSPICE 不知道第一步该干嘛会在版图、原理图、仿真器之间来回折腾。这个实验的完整路径其实很清晰从设计指标出发手工算一遍管子尺寸画原理图做 DC/AC/瞬态仿真验证指标最后尝试画版图。本文用一个完整的五管 OTA运算跨导放大器设计流程来把这条路走通顺带把仿真里容易卡住的地方比如增益算不对、相位裕度不达标、stb 仿真接法错误都摊开说清楚。2. 运算放大器的设计指标与结构选择射频链路对 op-amp 的基本要求2.1 不要一上来就画图先明确增益带宽积、相位裕度和摆率运算放大器这个标题下真正决定电路成败的指标就三个量级关系小信号增益 A0、单位增益带宽 UGBW、相位裕度 PM以及被很多人忽略的压摆率 SR。在射频集成电路的模拟基带、PLL 环路滤波器、有源滤波器这些场景里运放的负载通常是电容和电阻的并联网络所以驱动容性负载的能力比驱动阻性负载更关键。如果拿一个两级密勒补偿运放和单级五管 OTA 做对比单级结构在相同功耗下能做到更高的 UGBW因为不需要经过第二级的额外极点两级结构的低频增益高适合精密度要求高的场景但补偿电容会明显吃掉带宽。射频集成电路设计实验里我一般首选五管 OTA因为你不需要复杂的密勒补偿一个主极点就能稳住相位裕度天然比较好。指标确定时有个常用起点增益大于等于 40dBUGBW 在 50MHz 到 100MHz 之间PM 大于等于 60°负载电容 1pF工作电压 1.8V 或 3.3V功耗预算看工艺库一般控制在 1mW 以内。这个指标组合在实验环境下不会让仿真器跑太久又能看到完整的调试过程。2.2 器件参数与偏置的取舍从尾电流源开始分配五管 OTA 的结构不复杂尾电流源给差分对提供偏置电流差分输入管把输入差分电压转成差分电流两个 PMOS 或者 NMOS 组成的电流镜负载把差分电流在输出端重新合成单端信号。输出节点的寄生电容就是主极点电容这个位置的电容大小直接决定 UGBW。尾电流的分配是第一步。常见做法是先定总电流再在差分对和尾电流源之间分配。比如说总电流 200μA尾电流管用一半也就是 100μA差分对的两个管子各承担 50μA。管子的过驱动电压 Vov 控制在 100mV 到 200mV 之间这能保证较大的跨导 gm同时输出摆幅不至于太低。还有一个在射频集成电路设计实验中容易被忽略的点输入对管的沟道长度不要取最小。虽然最小沟道长度能提高速度但会让管子输出电阻 rds 下降直接导致增益上不去。在这个实验场景下输入对管的 L 取工艺最小值的 2 到 3 倍比如 0.18μm 工艺下取 0.5μm 左右电流镜负载管的 L 可以再取大一些让增益的余量更充足。2.3 用 Cadence Virtuoso 搭原理图前确认工艺库和模型文件展开实验前先理一下工具链。西工大射频集成电路设计实验用得比较多的是 Cadence 的 Virtuoso 环境底层仿真器是 Spectre。版本可能不同但操作逻辑一致。打开 Virtuoso 后第一件事是确认工艺库已经 attach 到你的工作库上否则后续仿真报错会让人摸不着头脑。# 在 CIWCommand Interpreter Window里加载工艺库 load /home/student/tech/tsmc018/tsmc018.mil # 启动 schematic editor create cellview my_opamp mylib # 选择 library 和 cell然后进入 editor逻辑说明这条命令加载 0.18μm 工艺模型如果你的实验环境用的是其他工艺库替换为对应路径。create cellview把原理图编辑器打开后应该在 Library Manager 里确认 mylib 已经 attach 到了 tsmc018这一步搞错会导致找不到模型参数。参数说明在原理图里给器件选 model name 时要看清楚是nch_25这种普通管还是nch_25_mac这种射频管。射频集成电路设计实验里如果只是做运放普通管就够了射频管多了寄生模型参数反而让直流仿真更容易不收敛。3. 运算放大器 11 种经典电路里的 OTA 结构手工计算管子的宽长比3.1 为什么五管 OTA 能覆盖大部分实验场景经典运放结构很多两级、折叠共源共栅、全差分、电流镜负载等等。实验选型时核心矛盾是结构太复杂手工计算和版图难度急剧上升结构太简单指标跑不上去。五管 OTA 的公开资料足够多遇到问题容易排查这是它适合实验的关键原因。电路连接方式如下M1、M2 构成 PMOS 差分输入对栅极分别接同相输入端和反相输入端M3、M4 构成 NMOS 电流镜负载把差分对漏极电流重新合成M5 提供尾电流M5 的栅极接偏置电压 Vbn。输出端就是 M2 和 M4 的漏极连接点。手工计算的顺序是反着的先定电流再定偏置电压然后从增益推算跨导最后确定管子的宽长比 W/L。以一个简单例子来算设计目标 40dB 增益UGBW60MHzCL1pF漏极总电流 200μA电源 1.8V。3.2 从增益到宽长比的完整计算流程先算尾电流源的尺寸。M5 的漏极电流是 100μA假设 Vov150mV在饱和区电流公式为 Id 0.5 * Kn * (W/L) * Vov²。0.18μm 工艺的 Kn 大约在 200μA/V² 左右反推得到 M5 的 W/L 大约在 44 附近。这个值不算敏感正负 20% 误差都能在工作点调节时找回来。输入对管的尺寸推算要从 UGBW 反推 gm。UGBW 的公式是 gm1 / (2π * CL)注意 CL 只算差分对一侧的输出电容实验中的示波器或后级电路的输入电容不要计入。把 UGBW60MHz 和 CL1pF 代入gm1 2π * 60M * 1p ≈ 377μS。然后求输入管电流这个电流就是尾电流的一半50μA。gm 2Id / Vov反推 Vov≈265mV这个值偏大会导致输出摆幅损失。调整方案是增大尾电流到 250μA 或者适当降低 UGBW 指标我这边直接调 UGBW 到 40MHzgm251μSVov 变成 200mV 左右比较合适。电流镜负载管的尺寸更好定。它工作在线性区往饱和区过渡的边缘保证镜像精度和输出电阻的平衡。一般取和差分对相同的沟道长度 LW 按电流密度等比例缩小然后留一个调参的口子。版图里电流镜如果失配输出共模电压会漂移这是后仿才看得到的问题前仿阶段用理想版图不会有任何感觉。3.3 写一个紧凑的 Spectre 网表直接看工作点Cadence 里原理图输入完成后很多实验卡的下一步不知道 DC 工作点是不是自己预想的状态。这里有个稳妥的做法用 Spectre 网表直接跑一次 dc 分析看每根主干线上的电压。// 五管 OTA Spectre 网表片段 simulator langspectre m1 (out net1 vdd vdd) pch w12u l0.5u m2 (net1 vin vdd vdd) pch w12u l0.5u m3 (out net2 gnd gnd) nch w6u l1u m4 (net1 net2 gnd gnd) nch w6u l1u m5 (net2 vbias gnd gnd) nch w10u l1u ibias (vbias gnd) isource dc20u cl (out gnd) capacitor c1p dc dc oppoint逻辑说明net1是输入管漏极与电流镜的交点不需要强迫它等于vin因为差分输入平衡时这个点会自动稳定在某个电压。vbias是尾电流管栅极由外部电流源 Idc 自偏置产生一个栅压。参数说明W/L 的选取与上一节手工计算保持一致但要注意实际仿真中pch的模型 Kp 和手工估算的 Kn 不一样所以 DC 仿真的 Vov 可能偏离计算值。这不算设计错误是模型精度问题实验报告里应该体现这个差距这是指导老师最希望在报告中看到的内容。4. Cadence 运算放大器仿真全流程AC 增益、stb 稳定性与瞬态摆率4.1 AC 仿真的环路接法与输出节点选择AC 仿真是看开环增益的所以电路里不要搭反馈电阻直接把输入接到一个ac信号源上。这里有个新手容易踩坑的细节ac信号源的直流电平设置不当会导致输出管子脱离饱和区。具体做法是设置一个带直流偏置的交流信号源比如源的名字是vsrcDC 值设 0.9VAC 幅度设 1V。为什么要用 1V因为 AC 分析本质上是计算各节点电压对输入信号的比值输入幅度设为 1 时输出直接读出来的数值就是增益不需要再换算分贝。# 在 ADE L 里设置 AC 仿真 # 选择 analyses - ac # 设置 sweep range 从 1Hz 到 1GHz点数 1000类型 decade # 在 output 里设置表达式 # db20(v(/out ?result ac)) # phase(V(/out ?result ac))逻辑说明db20表示取 20 倍以 10 为底的对数这是电压增益转成 dB 的标准方式。phase用来观察相位随频率的滚降两者放在同一个图表里可以顺便看出增益交点频率和相位裕度。参数说明AC 扫描的起始频率为什么从 1Hz 而不是 10Hz 或者 100Hz这个实验里运放的主极点大概在几十 kHz低频段的增益在原理图中是一个平坦平台扫到哪都一样所以从 1Hz 开始和从 10Hz 开始结果没差别只要别从 1kHz 开始就行因为可能已经接近主极点了看不出直流增益平台。4.2 stb 仿真为什么输出端接 iprobe 是最稳的做法AC 开环仿真适合看增益和相位但有一个隐患如果电路有很强的非线性或者输出直流工作点没落稳AC 仿真结果不包含大信号的稳定性信息。更严谨的稳定性判断是用 stb 分析。stb 仿真在运放设计里的接法是这样的断开环路上某一点插入一个iprobe然后给环路一个激励Spectre 会直接计算出环路增益、相位裕度、增益裕度等指标。在五管 OTA 或者更复杂的反馈运放里stb 结果的可靠性比普通 AC 高因为它是按照环路真实拓扑计算的。# 在原理图把反馈电阻 R1/R2 连成闭环断开反馈点到输入端的那根线插入 iprobe # ADE L 中选择 analyses - stb # probe instance 填 iprobe 的实例名 # 在 stb 设置里选 loop gain而不是 open-loop gain逻辑说明stb 分析结果的分贝图这里低频增益和开环 AC 结果有差异是正常的。stb 测的是环路增益它包含了反馈网络的加载效应所以数值会低一些。如果报告里需要把开环增益和环路增益分开讲最好两种仿真各跑一遍。参数说明iprobe 的放置位置通常选在运放输出端和反馈网络之间。避免把 iprobe 放在输入管栅极这种高阻抗节点在高阻抗节点插iprobe会影响工作点导致仿真出来的相位裕度完全不对。4.3 瞬态仿真与压摆率的测量方法瞬态仿真的目的之一是验证输出波形在阶跃输入下是否干净同时还能测压摆率。压摆率的定义是输出电压的最大变化速率单位 V/μs。实验里要测这个指标把运放接成单位增益缓冲器结构输入端给一个上升沿很陡的阶跃信号。// 阶跃信号激励设置 vin (in gnd) vsource typepiecewise wavefile[0 0 1n 0 1.1n 1v 100u 1v] // 瞬态仿真参数 // stop time 5us // maxstep 1n逻辑说明跳过piecewise的写法对实验场景来说用 Cadence 图形界面设置激励函数更方便直接在 source 的属性里选 pulse上升时间设 1ns。测量压摆率用 Calculator 里的d(vtime)函数计算输出电压对时间的导数取斜率最大的那段。参数说明maxstep 设 1ns是因为要捕捉压摆率这种高频变化步长太粗会把斜率平滑掉读出来的值偏小。着重说一个实验中最常见的坑单位增益缓冲器的输入阶跃幅度不要太大0.5V 就行。幅度太大输出管会进入线性区压摆率读数就失去物理意义。幅度太小时小信号转换占了主导读出来的也可能不是真正的 slew-limited 行为。0.5V 在 1.8V 电源下是个比较合理的折中。4.4 相位裕度超标和增益过低先看工作点再看补偿如果仿真发现相位裕度只有 30° 或者增益不到 30dB先别着急加补偿电容第一步是检查 DC 工作点。在 Cadence 里点击 DC 仿真结果里的节点电压正常情况下 M5 的 Vds 应该在 200mV 以上M3、M4 的 Vds 在饱和区也就是说 Vd 和 Vg 的差值低于阈值电压。工作点正确但增益依然偏低优先怀疑电流镜负载管 M3/M4 的沟道长度。0.18μm 工艺里 L0.18μm 的管子的输出电阻通常只有几十 kΩ这就严重拉低了整体增益。换成 L1μm 的管子后增益经常能提升 6 到 10dB。代价是输出极点频率会降低UGBW 稍微往下降一点这个取舍在实验报告里可以写清楚。相位裕度不够的解决路径是给输出端或者反馈环路的第一级输出节点加一点负载电容。五管 OTA 的结构决定了它的主极点在输出端所以加大 CL 就能降低主极点频率进而改善相位裕度。但 CL 变大意味着 UGBW 变小需要重新衡量因为 CL1pF 时满足 60° PM改成 2pF 以后 PM 可能到 70°但 UGBW 直接减半。5. 二阶低通有源滤波器设计与仿真测试把运放放进闭环里看整体行为5.1 用五管 OTA 搭 Sallen-Key 拓扑的实验方案运放单独仿真除了验证管子尺寸之外更重要的是要看它在闭环系统里的整体行为。二阶低通有源滤波器是运放实验里最经典、也最有信息量的一种应用电路既能测试运放的 AC 性能也能验证大信号的动态范围。Sallen-Key 拓扑结构对运放带宽的要求不苛刻适合给刚刚调通的运放做系统级验证。Sallen-Key 二阶低通的电路连接方式运放接成单位增益缓冲器输入信号经过 R1 进入运放的同相输入端C1 跨接在输入和输出之间R2、C2 组成另一个积分路径。这个拓扑的优点是运放不需要很高的增益精度主要靠 RC 网络形成闭环极点。这里关键参数是品质因数 Q以及截止频率 f_c。# 设定 R1 R2 10kC1 2*C2 可以得到 Q0.707巴特沃斯响应 # 如果目标截止频率 1MHzC2 取 8pFC1 取 16pF # 实际仿真时应根据所用工艺库的电容密度调整尺寸逻辑说明为什么要 Q0.707这是巴特沃斯响应通带内最平坦没有过冲。对实验报告来说这个选择的意义在于频率响应的曲线最规整拿给指导老师解释时也最容易讲清楚。如果 Q 设得太大比如大于 1通带边缘会出现明显尖峰容易被误判为谐振工作点不稳时还会引发振荡。参数说明R1R210k 时输入阻抗大概是 20k 左右这个值对片内测试信号源来说并不算友好信号源的输出阻抗如果太大分压效应会让通带增益不到 0dB。这个在原理图里看不出来要带上信号源输出阻抗再仿真一遍。5.2 电感和运放的性能边界大电流输出与 AD820 这类运放的对比运放在射频集成电路里还会出现在一些意想不到的位置比如芯片内部的偏置电路、基准电压源、以及一些低速环路的误差放大器。这类应用中运放的输出负载很小经常只有几皮法和教材里驱动大电容的场景完全不同。实验环境里可以对比不同类型的运放模型来观察行为差异比如 AD820 和 AD620 在相同拓扑下的带宽差异这个对比在实验中很有参考价值。普通 OTA 的输出级是共源结构的电流源负载输出电阻很大驱动容性负载没问题但如果要驱动大电流负载例如片外测试设备或者后续的模数转换器输入就力不从心。这时候需要推挽输出级或者射随器结构代价是输出电压摆幅受到 Vgs 压降的影响。这个权衡在射频集成电路设计实验的版图阶段会很实际地反映在 PAD 和 ESD 器件的布局上。从实验报告的角度验证运放性能边界是一块很有价值的篇幅。在 Cadence 里把负载从 1pF 换成 100pF重新跑一次 AC 和瞬态能看到相位裕度和压摆率明显劣化这是一个很好的体现对不同应用场景认知差异的内容。5.3 版图阶段的最小可用方案避免前仿和后仿差距过大前仿通过后画版图是射频集成电路设计实验绕不开的一步。虽然很多课程的实验课时间不足以完整体验全部流程但版图中一些决策会在后仿中被验证建议重点关注差分对的对称性和电源走线的电阻。差分输入对管 M1、M2 在版图里要画成完全对称的形状采用共质心结构也就是两只管子交叉指状排列这样工艺梯度造成的失配会平均掉。电流镜负载管 M3、M4 的摆放最好和差分对保持同一个方向避免因为多晶硅栅的方向差异导致阈值电压失配。尾电流管 M5 的源极要打足够的过孔到地减少源极电阻。源极电阻会引入负反馈降低有效跨导进而让增益下降。后仿中如果发现增益比前仿低 3dB 以上百分之七八十的问题出在源极寄生电阻和差分对的匹配上。# 版图完成后用 calibre 做 PEX 提参 # 选择 R C CC 全提取 # 生成 spectre 网表替换原理图进行后仿 # 对比前仿和后仿的 UGBW 与 PM 变化逻辑说明PEX 提取会把版图中的寄生电阻电容带进仿真网表。RCCC 全提取虽然慢但最能暴露问题如果时间不够可以先做 CCC 提取看看寄生电容的影响有多大再逐步加入电阻。后仿的 UGBW 通常会比前仿低如果低得太多先看寄生电容集中在哪个节点输出节点的寄生电容几乎无法避免但可以检查是不是因为走线过长导致额外电容。参数说明后仿中M1/M2失配最主要的体现是输入失调电压变大这不是 AC 仿真能看到的要在 DC 仿真里看两个输入管 Vgs 的差。如果有 5mV 以上的失调回版图检查差分对的对称性。这个排查路径在真正流片过的工程师看来都很实际课程实验如果时间允许完整做完后仿是理解模拟 IC 设计系统性很重要的一个闭环。本文还有配套的精品资源点击获取 射频集成电路实验中的五管OTA运放设计与仿真全流程解析
简介西工大射频集成电路设计实验《运算放大器的设计与仿真》docx报告面向微电子科学与工程专业学生及射频IC入门者完整展示两级全差分套筒式运算放大器从指标分析到仿真验证的全流程。报告以教材第五章指标为约束给出共源共栅主体结构、共模负反馈与电压偏置电路的设计思路并整理总增益、静态功耗、差分压摆率等关键参数的计算与晶体管尺寸选取方法同时记录基于Cadence IC构建电路图的实现细节包括反馈与偏置电路直接连入主电路、不必单独建symbol的简化处理。仿真部分分步呈现交流特性、瞬态特性、压摆率、共模抑制比四类仿真涵盖激励源设置、工艺库模型选择与AC参数配置。资源为单个docx文档容量1.21MB已有834人学习下载适合作为射频集成电路课程实验、课程设计或毕业设计的参考资料。1. 射频集成电路设计实验里运放的那点事先把工具链捋顺射频集成电路这个方向本科生实验做到运放设计与仿真这一步其实是把模拟 IC 设计里最核心的闭环走了一遍。很多第一次接触这个实验的同学拿着 Cadence 或者 HSPICE 不知道第一步该干嘛会在版图、原理图、仿真器之间来回折腾。这个实验的完整路径其实很清晰从设计指标出发手工算一遍管子尺寸画原理图做 DC/AC/瞬态仿真验证指标最后尝试画版图。本文用一个完整的五管 OTA运算跨导放大器设计流程来把这条路走通顺带把仿真里容易卡住的地方比如增益算不对、相位裕度不达标、stb 仿真接法错误都摊开说清楚。2. 运算放大器的设计指标与结构选择射频链路对 op-amp 的基本要求2.1 不要一上来就画图先明确增益带宽积、相位裕度和摆率运算放大器这个标题下真正决定电路成败的指标就三个量级关系小信号增益 A0、单位增益带宽 UGBW、相位裕度 PM以及被很多人忽略的压摆率 SR。在射频集成电路的模拟基带、PLL 环路滤波器、有源滤波器这些场景里运放的负载通常是电容和电阻的并联网络所以驱动容性负载的能力比驱动阻性负载更关键。如果拿一个两级密勒补偿运放和单级五管 OTA 做对比单级结构在相同功耗下能做到更高的 UGBW因为不需要经过第二级的额外极点两级结构的低频增益高适合精密度要求高的场景但补偿电容会明显吃掉带宽。射频集成电路设计实验里我一般首选五管 OTA因为你不需要复杂的密勒补偿一个主极点就能稳住相位裕度天然比较好。指标确定时有个常用起点增益大于等于 40dBUGBW 在 50MHz 到 100MHz 之间PM 大于等于 60°负载电容 1pF工作电压 1.8V 或 3.3V功耗预算看工艺库一般控制在 1mW 以内。这个指标组合在实验环境下不会让仿真器跑太久又能看到完整的调试过程。2.2 器件参数与偏置的取舍从尾电流源开始分配五管 OTA 的结构不复杂尾电流源给差分对提供偏置电流差分输入管把输入差分电压转成差分电流两个 PMOS 或者 NMOS 组成的电流镜负载把差分电流在输出端重新合成单端信号。输出节点的寄生电容就是主极点电容这个位置的电容大小直接决定 UGBW。尾电流的分配是第一步。常见做法是先定总电流再在差分对和尾电流源之间分配。比如说总电流 200μA尾电流管用一半也就是 100μA差分对的两个管子各承担 50μA。管子的过驱动电压 Vov 控制在 100mV 到 200mV 之间这能保证较大的跨导 gm同时输出摆幅不至于太低。还有一个在射频集成电路设计实验中容易被忽略的点输入对管的沟道长度不要取最小。虽然最小沟道长度能提高速度但会让管子输出电阻 rds 下降直接导致增益上不去。在这个实验场景下输入对管的 L 取工艺最小值的 2 到 3 倍比如 0.18μm 工艺下取 0.5μm 左右电流镜负载管的 L 可以再取大一些让增益的余量更充足。2.3 用 Cadence Virtuoso 搭原理图前确认工艺库和模型文件展开实验前先理一下工具链。西工大射频集成电路设计实验用得比较多的是 Cadence 的 Virtuoso 环境底层仿真器是 Spectre。版本可能不同但操作逻辑一致。打开 Virtuoso 后第一件事是确认工艺库已经 attach 到你的工作库上否则后续仿真报错会让人摸不着头脑。# 在 CIWCommand Interpreter Window里加载工艺库 load /home/student/tech/tsmc018/tsmc018.mil # 启动 schematic editor create cellview my_opamp mylib # 选择 library 和 cell然后进入 editor逻辑说明这条命令加载 0.18μm 工艺模型如果你的实验环境用的是其他工艺库替换为对应路径。create cellview把原理图编辑器打开后应该在 Library Manager 里确认 mylib 已经 attach 到了 tsmc018这一步搞错会导致找不到模型参数。参数说明在原理图里给器件选 model name 时要看清楚是nch_25这种普通管还是nch_25_mac这种射频管。射频集成电路设计实验里如果只是做运放普通管就够了射频管多了寄生模型参数反而让直流仿真更容易不收敛。3. 运算放大器 11 种经典电路里的 OTA 结构手工计算管子的宽长比3.1 为什么五管 OTA 能覆盖大部分实验场景经典运放结构很多两级、折叠共源共栅、全差分、电流镜负载等等。实验选型时核心矛盾是结构太复杂手工计算和版图难度急剧上升结构太简单指标跑不上去。五管 OTA 的公开资料足够多遇到问题容易排查这是它适合实验的关键原因。电路连接方式如下M1、M2 构成 PMOS 差分输入对栅极分别接同相输入端和反相输入端M3、M4 构成 NMOS 电流镜负载把差分对漏极电流重新合成M5 提供尾电流M5 的栅极接偏置电压 Vbn。输出端就是 M2 和 M4 的漏极连接点。手工计算的顺序是反着的先定电流再定偏置电压然后从增益推算跨导最后确定管子的宽长比 W/L。以一个简单例子来算设计目标 40dB 增益UGBW60MHzCL1pF漏极总电流 200μA电源 1.8V。3.2 从增益到宽长比的完整计算流程先算尾电流源的尺寸。M5 的漏极电流是 100μA假设 Vov150mV在饱和区电流公式为 Id 0.5 * Kn * (W/L) * Vov²。0.18μm 工艺的 Kn 大约在 200μA/V² 左右反推得到 M5 的 W/L 大约在 44 附近。这个值不算敏感正负 20% 误差都能在工作点调节时找回来。输入对管的尺寸推算要从 UGBW 反推 gm。UGBW 的公式是 gm1 / (2π * CL)注意 CL 只算差分对一侧的输出电容实验中的示波器或后级电路的输入电容不要计入。把 UGBW60MHz 和 CL1pF 代入gm1 2π * 60M * 1p ≈ 377μS。然后求输入管电流这个电流就是尾电流的一半50μA。gm 2Id / Vov反推 Vov≈265mV这个值偏大会导致输出摆幅损失。调整方案是增大尾电流到 250μA 或者适当降低 UGBW 指标我这边直接调 UGBW 到 40MHzgm251μSVov 变成 200mV 左右比较合适。电流镜负载管的尺寸更好定。它工作在线性区往饱和区过渡的边缘保证镜像精度和输出电阻的平衡。一般取和差分对相同的沟道长度 LW 按电流密度等比例缩小然后留一个调参的口子。版图里电流镜如果失配输出共模电压会漂移这是后仿才看得到的问题前仿阶段用理想版图不会有任何感觉。3.3 写一个紧凑的 Spectre 网表直接看工作点Cadence 里原理图输入完成后很多实验卡的下一步不知道 DC 工作点是不是自己预想的状态。这里有个稳妥的做法用 Spectre 网表直接跑一次 dc 分析看每根主干线上的电压。// 五管 OTA Spectre 网表片段 simulator langspectre m1 (out net1 vdd vdd) pch w12u l0.5u m2 (net1 vin vdd vdd) pch w12u l0.5u m3 (out net2 gnd gnd) nch w6u l1u m4 (net1 net2 gnd gnd) nch w6u l1u m5 (net2 vbias gnd gnd) nch w10u l1u ibias (vbias gnd) isource dc20u cl (out gnd) capacitor c1p dc dc oppoint逻辑说明net1是输入管漏极与电流镜的交点不需要强迫它等于vin因为差分输入平衡时这个点会自动稳定在某个电压。vbias是尾电流管栅极由外部电流源 Idc 自偏置产生一个栅压。参数说明W/L 的选取与上一节手工计算保持一致但要注意实际仿真中pch的模型 Kp 和手工估算的 Kn 不一样所以 DC 仿真的 Vov 可能偏离计算值。这不算设计错误是模型精度问题实验报告里应该体现这个差距这是指导老师最希望在报告中看到的内容。4. Cadence 运算放大器仿真全流程AC 增益、stb 稳定性与瞬态摆率4.1 AC 仿真的环路接法与输出节点选择AC 仿真是看开环增益的所以电路里不要搭反馈电阻直接把输入接到一个ac信号源上。这里有个新手容易踩坑的细节ac信号源的直流电平设置不当会导致输出管子脱离饱和区。具体做法是设置一个带直流偏置的交流信号源比如源的名字是vsrcDC 值设 0.9VAC 幅度设 1V。为什么要用 1V因为 AC 分析本质上是计算各节点电压对输入信号的比值输入幅度设为 1 时输出直接读出来的数值就是增益不需要再换算分贝。# 在 ADE L 里设置 AC 仿真 # 选择 analyses - ac # 设置 sweep range 从 1Hz 到 1GHz点数 1000类型 decade # 在 output 里设置表达式 # db20(v(/out ?result ac)) # phase(V(/out ?result ac))逻辑说明db20表示取 20 倍以 10 为底的对数这是电压增益转成 dB 的标准方式。phase用来观察相位随频率的滚降两者放在同一个图表里可以顺便看出增益交点频率和相位裕度。参数说明AC 扫描的起始频率为什么从 1Hz 而不是 10Hz 或者 100Hz这个实验里运放的主极点大概在几十 kHz低频段的增益在原理图中是一个平坦平台扫到哪都一样所以从 1Hz 开始和从 10Hz 开始结果没差别只要别从 1kHz 开始就行因为可能已经接近主极点了看不出直流增益平台。4.2 stb 仿真为什么输出端接 iprobe 是最稳的做法AC 开环仿真适合看增益和相位但有一个隐患如果电路有很强的非线性或者输出直流工作点没落稳AC 仿真结果不包含大信号的稳定性信息。更严谨的稳定性判断是用 stb 分析。stb 仿真在运放设计里的接法是这样的断开环路上某一点插入一个iprobe然后给环路一个激励Spectre 会直接计算出环路增益、相位裕度、增益裕度等指标。在五管 OTA 或者更复杂的反馈运放里stb 结果的可靠性比普通 AC 高因为它是按照环路真实拓扑计算的。# 在原理图把反馈电阻 R1/R2 连成闭环断开反馈点到输入端的那根线插入 iprobe # ADE L 中选择 analyses - stb # probe instance 填 iprobe 的实例名 # 在 stb 设置里选 loop gain而不是 open-loop gain逻辑说明stb 分析结果的分贝图这里低频增益和开环 AC 结果有差异是正常的。stb 测的是环路增益它包含了反馈网络的加载效应所以数值会低一些。如果报告里需要把开环增益和环路增益分开讲最好两种仿真各跑一遍。参数说明iprobe 的放置位置通常选在运放输出端和反馈网络之间。避免把 iprobe 放在输入管栅极这种高阻抗节点在高阻抗节点插iprobe会影响工作点导致仿真出来的相位裕度完全不对。4.3 瞬态仿真与压摆率的测量方法瞬态仿真的目的之一是验证输出波形在阶跃输入下是否干净同时还能测压摆率。压摆率的定义是输出电压的最大变化速率单位 V/μs。实验里要测这个指标把运放接成单位增益缓冲器结构输入端给一个上升沿很陡的阶跃信号。// 阶跃信号激励设置 vin (in gnd) vsource typepiecewise wavefile[0 0 1n 0 1.1n 1v 100u 1v] // 瞬态仿真参数 // stop time 5us // maxstep 1n逻辑说明跳过piecewise的写法对实验场景来说用 Cadence 图形界面设置激励函数更方便直接在 source 的属性里选 pulse上升时间设 1ns。测量压摆率用 Calculator 里的d(vtime)函数计算输出电压对时间的导数取斜率最大的那段。参数说明maxstep 设 1ns是因为要捕捉压摆率这种高频变化步长太粗会把斜率平滑掉读出来的值偏小。着重说一个实验中最常见的坑单位增益缓冲器的输入阶跃幅度不要太大0.5V 就行。幅度太大输出管会进入线性区压摆率读数就失去物理意义。幅度太小时小信号转换占了主导读出来的也可能不是真正的 slew-limited 行为。0.5V 在 1.8V 电源下是个比较合理的折中。4.4 相位裕度超标和增益过低先看工作点再看补偿如果仿真发现相位裕度只有 30° 或者增益不到 30dB先别着急加补偿电容第一步是检查 DC 工作点。在 Cadence 里点击 DC 仿真结果里的节点电压正常情况下 M5 的 Vds 应该在 200mV 以上M3、M4 的 Vds 在饱和区也就是说 Vd 和 Vg 的差值低于阈值电压。工作点正确但增益依然偏低优先怀疑电流镜负载管 M3/M4 的沟道长度。0.18μm 工艺里 L0.18μm 的管子的输出电阻通常只有几十 kΩ这就严重拉低了整体增益。换成 L1μm 的管子后增益经常能提升 6 到 10dB。代价是输出极点频率会降低UGBW 稍微往下降一点这个取舍在实验报告里可以写清楚。相位裕度不够的解决路径是给输出端或者反馈环路的第一级输出节点加一点负载电容。五管 OTA 的结构决定了它的主极点在输出端所以加大 CL 就能降低主极点频率进而改善相位裕度。但 CL 变大意味着 UGBW 变小需要重新衡量因为 CL1pF 时满足 60° PM改成 2pF 以后 PM 可能到 70°但 UGBW 直接减半。5. 二阶低通有源滤波器设计与仿真测试把运放放进闭环里看整体行为5.1 用五管 OTA 搭 Sallen-Key 拓扑的实验方案运放单独仿真除了验证管子尺寸之外更重要的是要看它在闭环系统里的整体行为。二阶低通有源滤波器是运放实验里最经典、也最有信息量的一种应用电路既能测试运放的 AC 性能也能验证大信号的动态范围。Sallen-Key 拓扑结构对运放带宽的要求不苛刻适合给刚刚调通的运放做系统级验证。Sallen-Key 二阶低通的电路连接方式运放接成单位增益缓冲器输入信号经过 R1 进入运放的同相输入端C1 跨接在输入和输出之间R2、C2 组成另一个积分路径。这个拓扑的优点是运放不需要很高的增益精度主要靠 RC 网络形成闭环极点。这里关键参数是品质因数 Q以及截止频率 f_c。# 设定 R1 R2 10kC1 2*C2 可以得到 Q0.707巴特沃斯响应 # 如果目标截止频率 1MHzC2 取 8pFC1 取 16pF # 实际仿真时应根据所用工艺库的电容密度调整尺寸逻辑说明为什么要 Q0.707这是巴特沃斯响应通带内最平坦没有过冲。对实验报告来说这个选择的意义在于频率响应的曲线最规整拿给指导老师解释时也最容易讲清楚。如果 Q 设得太大比如大于 1通带边缘会出现明显尖峰容易被误判为谐振工作点不稳时还会引发振荡。参数说明R1R210k 时输入阻抗大概是 20k 左右这个值对片内测试信号源来说并不算友好信号源的输出阻抗如果太大分压效应会让通带增益不到 0dB。这个在原理图里看不出来要带上信号源输出阻抗再仿真一遍。5.2 电感和运放的性能边界大电流输出与 AD820 这类运放的对比运放在射频集成电路里还会出现在一些意想不到的位置比如芯片内部的偏置电路、基准电压源、以及一些低速环路的误差放大器。这类应用中运放的输出负载很小经常只有几皮法和教材里驱动大电容的场景完全不同。实验环境里可以对比不同类型的运放模型来观察行为差异比如 AD820 和 AD620 在相同拓扑下的带宽差异这个对比在实验中很有参考价值。普通 OTA 的输出级是共源结构的电流源负载输出电阻很大驱动容性负载没问题但如果要驱动大电流负载例如片外测试设备或者后续的模数转换器输入就力不从心。这时候需要推挽输出级或者射随器结构代价是输出电压摆幅受到 Vgs 压降的影响。这个权衡在射频集成电路设计实验的版图阶段会很实际地反映在 PAD 和 ESD 器件的布局上。从实验报告的角度验证运放性能边界是一块很有价值的篇幅。在 Cadence 里把负载从 1pF 换成 100pF重新跑一次 AC 和瞬态能看到相位裕度和压摆率明显劣化这是一个很好的体现对不同应用场景认知差异的内容。5.3 版图阶段的最小可用方案避免前仿和后仿差距过大前仿通过后画版图是射频集成电路设计实验绕不开的一步。虽然很多课程的实验课时间不足以完整体验全部流程但版图中一些决策会在后仿中被验证建议重点关注差分对的对称性和电源走线的电阻。差分输入对管 M1、M2 在版图里要画成完全对称的形状采用共质心结构也就是两只管子交叉指状排列这样工艺梯度造成的失配会平均掉。电流镜负载管 M3、M4 的摆放最好和差分对保持同一个方向避免因为多晶硅栅的方向差异导致阈值电压失配。尾电流管 M5 的源极要打足够的过孔到地减少源极电阻。源极电阻会引入负反馈降低有效跨导进而让增益下降。后仿中如果发现增益比前仿低 3dB 以上百分之七八十的问题出在源极寄生电阻和差分对的匹配上。# 版图完成后用 calibre 做 PEX 提参 # 选择 R C CC 全提取 # 生成 spectre 网表替换原理图进行后仿 # 对比前仿和后仿的 UGBW 与 PM 变化逻辑说明PEX 提取会把版图中的寄生电阻电容带进仿真网表。RCCC 全提取虽然慢但最能暴露问题如果时间不够可以先做 CCC 提取看看寄生电容的影响有多大再逐步加入电阻。后仿的 UGBW 通常会比前仿低如果低得太多先看寄生电容集中在哪个节点输出节点的寄生电容几乎无法避免但可以检查是不是因为走线过长导致额外电容。参数说明后仿中M1/M2失配最主要的体现是输入失调电压变大这不是 AC 仿真能看到的要在 DC 仿真里看两个输入管 Vgs 的差。如果有 5mV 以上的失调回版图检查差分对的对称性。这个排查路径在真正流片过的工程师看来都很实际课程实验如果时间允许完整做完后仿是理解模拟 IC 设计系统性很重要的一个闭环。本文还有配套的精品资源点击获取