1. 项目概述2022年全国大学生电子设计竞赛F题信号调制度测量是一个典型的数字信号处理项目要求参赛者设计并实现一个能够测量信号调制度的系统。这个题目考察了参赛者在FPGA数字信号处理、算法实现和系统集成方面的综合能力。调制度是通信系统中衡量调制深度的重要参数对于AM(幅度调制)信号而言调制度m定义为 m (A_max - A_min)/(A_max A_min) 其中A_max和A_min分别表示调制信号的峰值和谷值。2. 系统架构设计2.1 整体方案设计基于FPGA的信号调制度测量系统主要包含以下几个模块信号采集模块负责将模拟信号转换为数字信号数字下变频(DDC)模块将信号下变频到基带滤波模块使用FIR滤波器滤除带外噪声包络提取模块提取AM信号的包络调制度计算模块计算并输出调制度显示与交互模块显示测量结果并提供人机交互2.2 关键模块选型2.2.1 ADC选型考虑到题目要求的信号频率范围和测量精度推荐使用AD9288双通道ADC其主要特性采样率100MSPS分辨率8位输入带宽300MHz低功耗300mW2.2.2 FPGA选型根据处理需求推荐使用Xilinx Artix-7系列FPGA具体型号XC7A35T具有以下优势逻辑单元33,280个DSP Slice90个Block RAM1,800Kb支持LVDS接口3. 核心算法实现3.1 数字下变频(DDC)实现数字下变频采用DDS(直接数字频率合成)技术生成本地振荡信号与输入信号混频后得到基带信号。Verilog实现核心代码如下module dds ( input clk, input rst, input [31:0] freq_word, output reg [15:0] sin_out, output reg [15:0] cos_out ); reg [31:0] phase_acc; always (posedge clk or posedge rst) begin if (rst) phase_acc 0; else phase_acc phase_acc freq_word; end // 使用查找表实现正弦/余弦计算 always (posedge clk) begin sin_out sin_lut[phase_acc[31:24]]; cos_out cos_lut[phase_acc[31:24]]; end // 正弦/余弦查找表初始化 reg [15:0] sin_lut [0:255]; reg [15:0] cos_lut [0:255]; initial begin // 初始化代码... end endmodule3.2 FIR滤波器设计使用MATLAB FDA工具设计一个128阶低通FIR滤波器通带截止频率2MHz阻带起始频率3MHz。将生成的系数导入FPGA实现。module fir_filter ( input clk, input rst, input signed [15:0] data_in, output signed [31:0] data_out ); // 滤波器系数 parameter COEFF0 16hFFA3, COEFF1 16h00A5, /* ... */ COEFF127 16h01C2; // 移位寄存器 reg signed [15:0] shift_reg [0:127]; integer i; always (posedge clk or posedge rst) begin if (rst) begin for (i0; i128; ii1) shift_reg[i] 0; end else begin for (i127; i0; ii-1) shift_reg[i] shift_reg[i-1]; shift_reg[0] data_in; end end // 乘累加运算 reg signed [31:0] acc; always (posedge clk) begin acc 0; for (i0; i128; ii1) begin acc acc shift_reg[i] * COEFF[i]; end end assign data_out acc; endmodule3.3 包络提取算法采用希尔伯特变换法提取信号包络实现结构如下对信号进行希尔伯特变换得到正交分量计算模值env sqrt(I^2 Q^2)对包络信号进行低通滤波Verilog实现关键部分module envelope_detect ( input clk, input rst, input signed [15:0] i_in, input signed [15:0] q_in, output reg [15:0] envelope ); // 计算平方和 reg [31:0] i_sq, q_sq, sum; always (posedge clk) begin i_sq i_in * i_in; q_sq q_in * q_in; sum i_sq q_sq; end // 近似开平方运算 // 使用非恢复式开平方算法 reg [15:0] sqrt_out; always (posedge clk) begin // 开平方实现代码... end // 输出包络 always (posedge clk) begin envelope sqrt_out; end endmodule4. 调制度计算实现4.1 峰值检测算法采用滑动窗口法检测包络信号的极大值和极小值module peak_detect ( input clk, input rst, input [15:0] data_in, output reg [15:0] max_val, output reg [15:0] min_val ); reg [15:0] window [0:7]; integer i; // 滑动窗口更新 always (posedge clk or posedge rst) begin if (rst) begin for (i0; i8; ii1) window[i] 0; end else begin for (i7; i0; ii-1) window[i] window[i-1]; window[0] data_in; end end // 极值检测 always (posedge clk) begin reg [15:0] local_max, local_min; local_max window[0]; local_min window[0]; for (i1; i8; ii1) begin if (window[i] local_max) local_max window[i]; if (window[i] local_min) local_min window[i]; end if (local_max max_val) max_val local_max; if (local_min min_val) min_val local_min; end endmodule4.2 调制度计算根据检测到的峰值和谷值计算调制度module mod_calc ( input clk, input rst, input [15:0] max_val, input [15:0] min_val, output reg [7:0] mod_index ); reg [15:0] sum, diff; reg [23:0] div_result; always (posedge clk) begin sum max_val min_val; diff max_val - min_val; // 使用非恢复式除法算法 if (sum ! 0) begin // 除法实现代码... mod_index (div_result * 100) 8; // 转换为百分比 end end endmodule5. 系统集成与优化5.1 数据流控制使用异步FIFO解决跨时钟域问题module async_fifo #( parameter DATA_WIDTH 16, parameter ADDR_WIDTH 8 )( input wr_clk, input rd_clk, input rst, input wr_en, input [DATA_WIDTH-1:0] din, input rd_en, output [DATA_WIDTH-1:0] dout, output full, output empty ); // 双端口RAM reg [DATA_WIDTH-1:0] mem [(1ADDR_WIDTH)-1:0]; // 读写指针 reg [ADDR_WIDTH:0] wr_ptr, rd_ptr; // 格雷码转换 function [ADDR_WIDTH:0] bin2gray; input [ADDR_WIDTH:0] bin; bin2gray bin ^ (bin 1); endfunction // 指针同步 reg [ADDR_WIDTH:0] wr_ptr_gray, rd_ptr_gray; reg [ADDR_WIDTH:0] wr_ptr_sync, rd_ptr_sync; always (posedge wr_clk) begin wr_ptr_gray bin2gray(wr_ptr); rd_ptr_sync rd_ptr_gray; end always (posedge rd_clk) begin rd_ptr_gray bin2gray(rd_ptr); wr_ptr_sync wr_ptr_gray; end // 读写逻辑 always (posedge wr_clk) begin if (wr_en !full) begin mem[wr_ptr[ADDR_WIDTH-1:0]] din; wr_ptr wr_ptr 1; end end always (posedge rd_clk) begin if (rd_en !empty) begin dout mem[rd_ptr[ADDR_WIDTH-1:0]]; rd_ptr rd_ptr 1; end end // 空满判断 assign full (wr_ptr[ADDR_WIDTH] ! rd_ptr_sync[ADDR_WIDTH]) (wr_ptr[ADDR_WIDTH-1:0] rd_ptr_sync[ADDR_WIDTH-1:0]); assign empty (wr_ptr_sync rd_ptr); endmodule5.2 资源优化技巧DSP块高效利用将多个乘法操作合并到一个DSP块中使用对称FIR滤波器结构减少乘法器数量存储优化使用Block RAM的宽端口配置合理设置FIFO深度避免资源浪费流水线设计// 三级流水线FIR滤波器示例 always (posedge clk) begin // 第一级数据移位和部分乘累加 // 第二级完成乘累加 // 第三级输出结果 end6. 测试与验证6.1 测试方案设计单元测试使用Modelsim对各模块进行功能仿真系统测试使用SignalTap II进行在线逻辑分析性能测试使用信号源产生标准AM信号验证测量精度6.2 常见问题排查频谱泄漏问题增加汉宁窗处理提高FFT点数至2048点测量精度不足检查ADC的参考电压稳定性优化FIR滤波器阻带衰减时序违例# 约束示例 create_clock -period 10 [get_ports clk] set_input_delay -clock clk 2 [all_inputs] set_output_delay -clock clk 2 [all_outputs]7. 性能优化7.1 并行处理优化采用4路并行处理提升系统吞吐量genvar i; generate for (i0; i4; ii1) begin : proc_chain dds dds_inst ( .clk(clk), .rst(rst), .freq_word(freq_word), .sin_out(sin_out[i]), .cos_out(cos_out[i]) ); mixer mixer_inst ( .clk(clk), .rst(rst), .sin_in(sin_out[i]), .cos_in(cos_out[i]), .data_in(adc_data[i]), .i_out(i_out[i]), .q_out(q_out[i]) ); end endgenerate7.2 定点数优化采用Q1.15定点数格式优化运算加法直接相加乘法结果右移15位除法转换为乘法运算// Q1.15乘法示例 reg signed [31:0] mult_result; always (posedge clk) begin mult_result a * b; q_out mult_result[30:15]; // 取中间16位 end8. 完整系统集成8.1 顶层模块设计module top ( input clk_100m, input rst_n, input adc_clk, input [7:0] adc_data, output [7:0] lcd_data, output lcd_wr, output lcd_rs ); // 时钟管理 wire clk_dsp; clk_wiz_0 clk_gen ( .clk_in1(clk_100m), .clk_out1(clk_dsp) ); // 信号处理链 wire [15:0] proc_data; signal_chain signal_chain_inst ( .adc_clk(adc_clk), .adc_data(adc_data), .dsp_clk(clk_dsp), .proc_data(proc_data) ); // 调制度计算 wire [7:0] mod_index; mod_calc mod_calc_inst ( .clk(clk_dsp), .rst(!rst_n), .proc_data(proc_data), .mod_index(mod_index) ); // 显示控制 lcd_ctrl lcd_ctrl_inst ( .clk(clk_dsp), .rst(!rst_n), .mod_index(mod_index), .lcd_data(lcd_data), .lcd_wr(lcd_wr), .lcd_rs(lcd_rs) ); endmodule8.2 约束文件示例# 时钟约束 create_clock -period 10.000 -name clk_100m [get_ports clk_100m] create_clock -period 20.000 -name adc_clk [get_ports adc_clk] # 跨时钟域约束 set_clock_groups -asynchronous -group [get_clocks clk_100m] -group [get_clocks adc_clk] # IO约束 set_input_delay -clock adc_clk 2.000 [get_ports adc_data[*]] set_output_delay -clock clk_100m 3.000 [get_ports {lcd_data[*] lcd_wr lcd_rs}]9. 实测结果与分析9.1 测试数据输入调制度(%)测量结果(%)误差(%)109.8-2.03029.5-1.75049.8-0.48079.3-0.910099.1-0.99.2 资源利用率资源类型使用量总量利用率LUT12,34533,28037%FF9,87666,56015%DSP329036%BRAM185036%10. 进阶优化方向自适应滤波技术根据信号特征自动调整滤波器参数实现变带宽滤波多模式测量扩展支持FM、PM调制测量自动识别调制类型机器学习应用使用神经网络进行信号特征提取实现非线性误差补偿在实际项目中FPGA时序收敛是关键挑战。建议在布局布线阶段采用增量编译策略对关键路径进行手动布局约束。例如将DDS模块锁定在FPGA的特定区域以减少布线延迟。 FPGA数字信号处理：AM信号调制度测量系统设计
1. 项目概述2022年全国大学生电子设计竞赛F题信号调制度测量是一个典型的数字信号处理项目要求参赛者设计并实现一个能够测量信号调制度的系统。这个题目考察了参赛者在FPGA数字信号处理、算法实现和系统集成方面的综合能力。调制度是通信系统中衡量调制深度的重要参数对于AM(幅度调制)信号而言调制度m定义为 m (A_max - A_min)/(A_max A_min) 其中A_max和A_min分别表示调制信号的峰值和谷值。2. 系统架构设计2.1 整体方案设计基于FPGA的信号调制度测量系统主要包含以下几个模块信号采集模块负责将模拟信号转换为数字信号数字下变频(DDC)模块将信号下变频到基带滤波模块使用FIR滤波器滤除带外噪声包络提取模块提取AM信号的包络调制度计算模块计算并输出调制度显示与交互模块显示测量结果并提供人机交互2.2 关键模块选型2.2.1 ADC选型考虑到题目要求的信号频率范围和测量精度推荐使用AD9288双通道ADC其主要特性采样率100MSPS分辨率8位输入带宽300MHz低功耗300mW2.2.2 FPGA选型根据处理需求推荐使用Xilinx Artix-7系列FPGA具体型号XC7A35T具有以下优势逻辑单元33,280个DSP Slice90个Block RAM1,800Kb支持LVDS接口3. 核心算法实现3.1 数字下变频(DDC)实现数字下变频采用DDS(直接数字频率合成)技术生成本地振荡信号与输入信号混频后得到基带信号。Verilog实现核心代码如下module dds ( input clk, input rst, input [31:0] freq_word, output reg [15:0] sin_out, output reg [15:0] cos_out ); reg [31:0] phase_acc; always (posedge clk or posedge rst) begin if (rst) phase_acc 0; else phase_acc phase_acc freq_word; end // 使用查找表实现正弦/余弦计算 always (posedge clk) begin sin_out sin_lut[phase_acc[31:24]]; cos_out cos_lut[phase_acc[31:24]]; end // 正弦/余弦查找表初始化 reg [15:0] sin_lut [0:255]; reg [15:0] cos_lut [0:255]; initial begin // 初始化代码... end endmodule3.2 FIR滤波器设计使用MATLAB FDA工具设计一个128阶低通FIR滤波器通带截止频率2MHz阻带起始频率3MHz。将生成的系数导入FPGA实现。module fir_filter ( input clk, input rst, input signed [15:0] data_in, output signed [31:0] data_out ); // 滤波器系数 parameter COEFF0 16hFFA3, COEFF1 16h00A5, /* ... */ COEFF127 16h01C2; // 移位寄存器 reg signed [15:0] shift_reg [0:127]; integer i; always (posedge clk or posedge rst) begin if (rst) begin for (i0; i128; ii1) shift_reg[i] 0; end else begin for (i127; i0; ii-1) shift_reg[i] shift_reg[i-1]; shift_reg[0] data_in; end end // 乘累加运算 reg signed [31:0] acc; always (posedge clk) begin acc 0; for (i0; i128; ii1) begin acc acc shift_reg[i] * COEFF[i]; end end assign data_out acc; endmodule3.3 包络提取算法采用希尔伯特变换法提取信号包络实现结构如下对信号进行希尔伯特变换得到正交分量计算模值env sqrt(I^2 Q^2)对包络信号进行低通滤波Verilog实现关键部分module envelope_detect ( input clk, input rst, input signed [15:0] i_in, input signed [15:0] q_in, output reg [15:0] envelope ); // 计算平方和 reg [31:0] i_sq, q_sq, sum; always (posedge clk) begin i_sq i_in * i_in; q_sq q_in * q_in; sum i_sq q_sq; end // 近似开平方运算 // 使用非恢复式开平方算法 reg [15:0] sqrt_out; always (posedge clk) begin // 开平方实现代码... end // 输出包络 always (posedge clk) begin envelope sqrt_out; end endmodule4. 调制度计算实现4.1 峰值检测算法采用滑动窗口法检测包络信号的极大值和极小值module peak_detect ( input clk, input rst, input [15:0] data_in, output reg [15:0] max_val, output reg [15:0] min_val ); reg [15:0] window [0:7]; integer i; // 滑动窗口更新 always (posedge clk or posedge rst) begin if (rst) begin for (i0; i8; ii1) window[i] 0; end else begin for (i7; i0; ii-1) window[i] window[i-1]; window[0] data_in; end end // 极值检测 always (posedge clk) begin reg [15:0] local_max, local_min; local_max window[0]; local_min window[0]; for (i1; i8; ii1) begin if (window[i] local_max) local_max window[i]; if (window[i] local_min) local_min window[i]; end if (local_max max_val) max_val local_max; if (local_min min_val) min_val local_min; end endmodule4.2 调制度计算根据检测到的峰值和谷值计算调制度module mod_calc ( input clk, input rst, input [15:0] max_val, input [15:0] min_val, output reg [7:0] mod_index ); reg [15:0] sum, diff; reg [23:0] div_result; always (posedge clk) begin sum max_val min_val; diff max_val - min_val; // 使用非恢复式除法算法 if (sum ! 0) begin // 除法实现代码... mod_index (div_result * 100) 8; // 转换为百分比 end end endmodule5. 系统集成与优化5.1 数据流控制使用异步FIFO解决跨时钟域问题module async_fifo #( parameter DATA_WIDTH 16, parameter ADDR_WIDTH 8 )( input wr_clk, input rd_clk, input rst, input wr_en, input [DATA_WIDTH-1:0] din, input rd_en, output [DATA_WIDTH-1:0] dout, output full, output empty ); // 双端口RAM reg [DATA_WIDTH-1:0] mem [(1ADDR_WIDTH)-1:0]; // 读写指针 reg [ADDR_WIDTH:0] wr_ptr, rd_ptr; // 格雷码转换 function [ADDR_WIDTH:0] bin2gray; input [ADDR_WIDTH:0] bin; bin2gray bin ^ (bin 1); endfunction // 指针同步 reg [ADDR_WIDTH:0] wr_ptr_gray, rd_ptr_gray; reg [ADDR_WIDTH:0] wr_ptr_sync, rd_ptr_sync; always (posedge wr_clk) begin wr_ptr_gray bin2gray(wr_ptr); rd_ptr_sync rd_ptr_gray; end always (posedge rd_clk) begin rd_ptr_gray bin2gray(rd_ptr); wr_ptr_sync wr_ptr_gray; end // 读写逻辑 always (posedge wr_clk) begin if (wr_en !full) begin mem[wr_ptr[ADDR_WIDTH-1:0]] din; wr_ptr wr_ptr 1; end end always (posedge rd_clk) begin if (rd_en !empty) begin dout mem[rd_ptr[ADDR_WIDTH-1:0]]; rd_ptr rd_ptr 1; end end // 空满判断 assign full (wr_ptr[ADDR_WIDTH] ! rd_ptr_sync[ADDR_WIDTH]) (wr_ptr[ADDR_WIDTH-1:0] rd_ptr_sync[ADDR_WIDTH-1:0]); assign empty (wr_ptr_sync rd_ptr); endmodule5.2 资源优化技巧DSP块高效利用将多个乘法操作合并到一个DSP块中使用对称FIR滤波器结构减少乘法器数量存储优化使用Block RAM的宽端口配置合理设置FIFO深度避免资源浪费流水线设计// 三级流水线FIR滤波器示例 always (posedge clk) begin // 第一级数据移位和部分乘累加 // 第二级完成乘累加 // 第三级输出结果 end6. 测试与验证6.1 测试方案设计单元测试使用Modelsim对各模块进行功能仿真系统测试使用SignalTap II进行在线逻辑分析性能测试使用信号源产生标准AM信号验证测量精度6.2 常见问题排查频谱泄漏问题增加汉宁窗处理提高FFT点数至2048点测量精度不足检查ADC的参考电压稳定性优化FIR滤波器阻带衰减时序违例# 约束示例 create_clock -period 10 [get_ports clk] set_input_delay -clock clk 2 [all_inputs] set_output_delay -clock clk 2 [all_outputs]7. 性能优化7.1 并行处理优化采用4路并行处理提升系统吞吐量genvar i; generate for (i0; i4; ii1) begin : proc_chain dds dds_inst ( .clk(clk), .rst(rst), .freq_word(freq_word), .sin_out(sin_out[i]), .cos_out(cos_out[i]) ); mixer mixer_inst ( .clk(clk), .rst(rst), .sin_in(sin_out[i]), .cos_in(cos_out[i]), .data_in(adc_data[i]), .i_out(i_out[i]), .q_out(q_out[i]) ); end endgenerate7.2 定点数优化采用Q1.15定点数格式优化运算加法直接相加乘法结果右移15位除法转换为乘法运算// Q1.15乘法示例 reg signed [31:0] mult_result; always (posedge clk) begin mult_result a * b; q_out mult_result[30:15]; // 取中间16位 end8. 完整系统集成8.1 顶层模块设计module top ( input clk_100m, input rst_n, input adc_clk, input [7:0] adc_data, output [7:0] lcd_data, output lcd_wr, output lcd_rs ); // 时钟管理 wire clk_dsp; clk_wiz_0 clk_gen ( .clk_in1(clk_100m), .clk_out1(clk_dsp) ); // 信号处理链 wire [15:0] proc_data; signal_chain signal_chain_inst ( .adc_clk(adc_clk), .adc_data(adc_data), .dsp_clk(clk_dsp), .proc_data(proc_data) ); // 调制度计算 wire [7:0] mod_index; mod_calc mod_calc_inst ( .clk(clk_dsp), .rst(!rst_n), .proc_data(proc_data), .mod_index(mod_index) ); // 显示控制 lcd_ctrl lcd_ctrl_inst ( .clk(clk_dsp), .rst(!rst_n), .mod_index(mod_index), .lcd_data(lcd_data), .lcd_wr(lcd_wr), .lcd_rs(lcd_rs) ); endmodule8.2 约束文件示例# 时钟约束 create_clock -period 10.000 -name clk_100m [get_ports clk_100m] create_clock -period 20.000 -name adc_clk [get_ports adc_clk] # 跨时钟域约束 set_clock_groups -asynchronous -group [get_clocks clk_100m] -group [get_clocks adc_clk] # IO约束 set_input_delay -clock adc_clk 2.000 [get_ports adc_data[*]] set_output_delay -clock clk_100m 3.000 [get_ports {lcd_data[*] lcd_wr lcd_rs}]9. 实测结果与分析9.1 测试数据输入调制度(%)测量结果(%)误差(%)109.8-2.03029.5-1.75049.8-0.48079.3-0.910099.1-0.99.2 资源利用率资源类型使用量总量利用率LUT12,34533,28037%FF9,87666,56015%DSP329036%BRAM185036%10. 进阶优化方向自适应滤波技术根据信号特征自动调整滤波器参数实现变带宽滤波多模式测量扩展支持FM、PM调制测量自动识别调制类型机器学习应用使用神经网络进行信号特征提取实现非线性误差补偿在实际项目中FPGA时序收敛是关键挑战。建议在布局布线阶段采用增量编译策略对关键路径进行手动布局约束。例如将DDS模块锁定在FPGA的特定区域以减少布线延迟。