在给蜂鸟M裸芯做参考板的时候原理图上那个孤零零的1.2V标注几乎每次都会被拉出来讨论一轮它是需要我从前级DC-DC送进来的核心电源还是芯片内部LDO输出、我只要挂几个电容就能直接用的电源轨这个看似基础的问题只要手里是裸芯Bare Die方案就特别容易踩坑——裸芯没有传统封装电源引脚全部以焊盘直出的形式暴露在PCB上外围所有滤波、储能和供电决策都得板级工程师自己扛没有一个现成的封装帮你兜底。这篇文章我想把手上的蜂鸟M裸芯供电设计经验完整整理出来重点说清楚三个事1.2V输入输出方向的判定方法、CORE滤波设计的实际计算和布局逻辑以及外围器件设计时最容易被忽略的三条规矩。做硬件的小伙伴可以直接把后半部分当评审checklist用尤其是正在画第一块裸芯板子、对电源树心里没底的新手工程师。1. 一张原理图上的“1.2V”为什么会让人犯迷糊1.1 裸芯交付方式带来的概念错位先明确一个概念裸芯不等于我们常见的QFP、BGA封装芯片。裸芯是把晶圆上切下来的Die直接用绑定线Wire Bond或者倒装焊Flip Chip的方式连到PCB基板上外部不再有塑料或陶瓷封装外壳。这样一来原来的芯片引脚定义就变成了Die Pad和PCB焊盘之间的连接关系原理图标注也跟着变样。蜂鸟M这个级别的RISC-V MCU裸芯内部通常同时存在数字核心域、IO驱动域、模拟/锁相环域等多组电源每组的电压和电流需求都不一样。我在原理图上看到1.2V这个网络名时第一反应就是这是给数字核心逻辑供电的核心电压一般对应CORE电源域。但紧接着就会产生第二个问题——这个1.2V是芯片吐出来的还是我灌进去的之所以会犯迷糊是因为在不少量产芯片上确实存在两种1.2V一种是外部电源输入给内部核心逻辑用另一种是内部集成DCDC或LDO降压后引出到外部引脚用于外接滤波电容或给其他小功耗器件供电。同一张原理图上如果这两种节点混着标不查手册、不追网络很容易搞混。1.2 输入还是输出先分清三类电源节点在动手查网络之前我习惯先把原理图上的电源节点分成三类分类标准不复杂电源输入节点直接连接外部稳压器输出、电源管理单元或电池电压由外部决定芯片只是负载。比如大多数MCU的VDD引脚。电源输出节点芯片内部生成的电源轨通过引脚引出来给外部电容或外围器件使用。常见的有LDO输出、DCDC输出、基准电压输出等对外表现为电压源。电源外部引脚引脚本身既不是输入也不是输出它只是芯片内部某个电源网络延伸出来的观测点或者需要外部挂大电容做稳定性补偿的引脚。判定1.2V属于哪一类不能靠短路知识需要结合网络连接和芯片手册综合判断。这个问题下文第三节有完整的四步判定流程。2. 蜂鸟M裸芯的供电架构拆解2.1 核心域、IO域与辅助域的典型配置蜂鸟M裸芯的供电架构我习惯画成三层来看核心逻辑层、接口/存储层、模拟辅助层。这三层各管一摊电压和纹波要求完全不一样。核心逻辑层就是CPU内核和Cache/寄存器堆电压一般落在0.8V到1.2V之间蜂鸟M系列常见配置是1.2V。这层电路翻转速度最快、瞬态电流变化最剧烈对上电斜率、负载瞬态响应和去耦电容网络的要求是整颗芯片里最高的。接口/存储层负责GPIO、SPI、UART等IO外设以及Flash/OTP电压一般是1.8V或者3.3V具体取决于IO供电脚是1.8V还是3.3V兼容。这一层电流变化不像核心那么大但它直接和外部设备通信噪声容易通过线缆辐射出去纹波控制也不能放松。模拟辅助层包括锁相环、振荡器、内部参考源、ADC参考等电压范围比较宽常见1.2V或2.5V。锁相环和振荡器对电压中的高频毛刺极其敏感因为毛刺会转化为时钟抖动所以这颗电源往往是单独用磁珠从主电源域分出来的目的就是隔离数字开关噪声。2.2 各电源轨的电流与纹波预算做好供电架构的前提是先把电流预算算清楚不能只盯着电压。CORE域电流通常是MCU功耗大头蜂鸟M在100MHz级别频率下核心全速运行时的电流视工艺和功耗模式而定一般在几十毫安到两三百毫安之间。IO域相对小几毫安到几十毫安但如果驱动多路大电流LED或者总线就要单独加驱动器不要从IO电源硬拉。纹波预算方面我给CORE域定的目标通常是电压的5%以内即1.2V时最大允许50mV纹波实际设计要留裕量按30mV内做更稳妥。IO域宽松一点比如3.3V允许100mV。锁相环/模拟域看器件手册很多要求峰值纹波不超过10mV到20mV这一档就得靠磁珠加RC滤波来压。纹波和瞬态不是一回事。纹波是稳态时叠加在直流上的周期性波动主要来自开关电源的开关纹波瞬态是负载电流突然变化时引起的电压跌落或过冲主要由电源环路响应速度和去耦电容的储能决定。很多新手只测了纹波没测瞬态结果系统在某个外设批量启动时随机复位就是这个原因。2.3 CORE域的供电路径设计逻辑CORE域是整个供电架构里最核心的一段我通常把它设计成这样的路径外部电源管理单元先输出1.2V→经过去耦电容阵列进入芯片CORE电源焊盘→通过Die内部电源网格分发到各个逻辑单元。这段路径的设计逻辑有几个关注点电源来源必须是低噪声的一般用LDO或者低纹波DCDC开关频率选在1MHz以上方便后级滤波。从电源输出到CORE引脚之间的走线尽量短且宽降低直流压降。裸芯的Die Pad之间距离很近但PCB走线不能因此放松建议加粗到电源轨该有的宽度。去耦电容不是选一颗就完事而是多颗不同容量并联形成宽频带低阻抗网络具体计算放到第四节讲。这一层逻辑搞清楚了再回头看原理图上那个1.2V就不会被输入输出四个字困住了。3. 判定1.2V方向的四步方法论3.1 顺着网络找源头别只看一个引脚面对原理图上的1.2V我第一步从来不是问别人而是把网络全部点亮沿着网络看它到底连到了哪里。如果这个1.2V最终连到外部稳压器的输出脚、电源管理芯片的某个电感输出端或者板级电源插座直接给电那它就是一个电源输入网络供电方向是从电源模块流向芯片。如果这个1.2V网络只连接了芯片的某个电源引脚、几颗去耦电容和可能的磁珠而网络源头在这个芯片内部那就很可能是芯片内部的电源输出常见场景是芯片内部稳压器产生1.2V给内部逻辑用同时留出引脚让你外接储能电容来稳定内部环路的补偿环路。此外还有一种混合情况芯片内部自身有LDO或者DCDC输入5V输出1.2V同时这个1.2V也在芯片内部给核心逻辑供电。外部看到1.2V网络时有可能一边连输出引脚一边连内部核心Domain——此时从外部看这个1.2V引脚是一个电源输出角色但从系统看它同时也在内部给负载供电。这种情况下原理图上仅凭网络名无法判断必须查手册和参考设计。3.2 看连接电容的种类和摆放网络里挂的电容类型能提供很强的方向性信息这个方法在设计评审时特别好用。电源输入节点的电容通常是多种值并联大容量的钽电容或大尺寸MLCC负责低频储能小尺寸的0.1uF和0.01uF负责高频去耦而且不同容量的电容会尽量靠近各自的用电区域。整体给人的观感是这是一片需要对外部电源进行充分滤波的负载。电源输出节点的电容往往带有明显的环路补偿特征。例如LDO输出会要求一个不小于某个值的输出电容且对ESR有明确范围要求太大的ESR会影响相位裕度DCDC输出会有一组由电感、续流二极管/同步MOS组成的拓扑痕迹外面那几颗电容明显是和电感配套使用的。我见过一种典型的误判把芯片DCDC输出引脚旁的储能电容当成输入滤波电容结果做错了电源树把5V直接灌进去芯片当场冒烟。所以看到电容时先看看旁边有没有电感有电感大概率是DCDC转换点没有电感且电容ESR要求写得很细优先怀疑是LDO输出。3.3 对芯片手册的电源引脚定义这个步骤没任何捷径就是翻开蜂鸟M芯片手册或者数据手册的引脚定义表找到电源引脚那一栏。以常见RISC-V MCU数据手册为例如果某引脚名字是VDD_CORE、VDD_LOGIC、AVDD_CORE之类它一定是电源输入成员需要外部供电给内核逻辑如果引脚名字是VOUT_CORE、VCAP、LDO_OUT、DCDC_OUT那才是电源输出。蜂鸟M这类芯片多数设计是外部输入1.2V或者由内部LDO/DCDC从更高电压转换成1.2V不同型号思路完全不同。还要特别关注绝对最大额定值表里的说明那里往往写着引脚允许的最大输入电压、输出电流范围。建议把相关页截进自己的设计笔记里否则过几个月再回头看原理图又得从头查。3.4 用上下电时序反推电源角色前面三步还是不确定的时候我会用上下电时序去反推。现代MCU对电源轨上下电是有先后要求的。CORE域和IO域的典型要求是先核心后IO或者同时上电先后顺序不能乱。因为IO引脚上如果先有电压而核心还没起来ESD二极管可能处于正向偏置时间一长会引起闩锁甚至永久损坏。这个约束反过来也告诉我们哪一路是芯片内部产生的哪一路需要外部按顺序供给。如果一个1.2V网络接到外部电源稳压器的使能脚或时序控制电路上说明它是外部可控的输入轨如果这个1.2V只是芯片自动输出、没有任何外部控制那它就是内部电源输出轨。我遇到过一个量产品专门需要一个外部IO电压比Core电压晚300us上电当时就是靠看原理图里的电源时序控制芯片脚印判断出来的。4. CORE滤波设计的核心逻辑与参数计算4.1 目标阻抗从电压纹波到阻抗预算CORE滤波设计有一个绕不开的核心概念目标阻抗法。它的思想很直白——数字电路的瞬态电流变化范围很大要让电压波动落在允许范围内那么从负载端看进去电源网络的阻抗就必须足够低。目标阻抗的计算公式是Ztarget 允许纹波电压 / 瞬态电流变化量拿蜂鸟M裸芯举例假设允许1.2V上有30mV纹波瞬态电流变化量按最恶劣情况是300mA那么目标阻抗就是0.03V / 0.3A 0.1Ω。也就是说在主要能量频段里从芯片CORE焊盘看进去的去耦网络阻抗要低于0.1Ω否则电压就会超过30mV的波动。这个0.1Ω的约束看起来不高但注意它是从直流一直到几百兆赫兹频段都要求满足的。开关电源输出电容在低频段可以压得很低但到了高频段电容自身的ESL和过孔电感会让阻抗猛涨这时候就必须靠小封装MLCC并联来撑住。我一般会再算一个更紧的目标把最大瞬态电流取到600mA、纹波限制取30mV得到目标阻抗50mΩ。这个值对应什么概念一颗0603的0.1uF电容自谐振频率在几十兆赫兹附近其ESR大约是几十毫欧单颗电容刚好吃力并联三到五颗才能稳当地把阻抗压到50mΩ以下。多颗并联还有一个附带好处把自谐振峰摊开避免在某一个频率点出现阻抗尖峰。4.2 电容阵列如何避开反谐振峰用不同容量的电容并联去覆盖宽频带会面临一个隐藏坑反谐振峰。原因是每颗电容都有自己的等效串联电感ESL和等效串联电阻ESR。大容量电容自谐振频率低在低频段表现好小容量电容自谐振频率高在高频段表现好。可是大小电容并联之后在两者的自谐振频率之间会出现一个阻抗峰值——这是由大电容等效为感性超过自谐振频率后呈感性与小电容等效为容性共同形成的并联谐振点谐振点附近阻抗很高。处理反谐振峰的办法有几个实际项目里我一般组合使用第一小容量电容要尽量多地并联让高频段阻抗底到足够低即使反谐振峰抬升整体阻抗仍然低于目标值。第二不同容量的电容之间会自然错开谐振点例如用10uF、1uF、0.1uF、0.01uF的组合它们的自谐振频率大概是几兆赫兹、二十兆赫兹、五十兆赫兹、一百兆赫兹以上三个数量级之间互相弥补。第三在芯片焊盘旁边放一颗和最近自谐振频率合适的电容比如100MHz处放0.01uF让它直接吸收最高频段的开关噪声。一个常见误区是把大电容全部堆在电源入口靠近芯片引脚的位置却只放最小容量的电容。这种做法错误的地方在于大电容离负载太远中间隔着走线和过孔其储能在瞬态时无法及时释放给芯片。正确的做法是大容量储能电容可以离引脚稍远但中等容量和高频小电容必须尽量贴近焊盘按容量从大到小、离芯片从远到近排列。4.3 布局与过孔对滤波效果的隐性影响去了耦的工程师都知道电容选得再好、布局不到位效果直接打个对折。裸芯设计里这个问题更突出因为Die Pad就在PCB表面走线很短处理不好时高频能量根本没机会被电容吸收。布局层面的经验我总结成三条第一高频去耦电容离电源焊盘越近越好建议控制在3mm以内中间不要加过孔先上电源层再下来因为每多一个过孔就多约0.5nH到1nH的电感。最好直接把电容靠近焊盘放置用短走线甚至零欧微带直接连接。第二电容的接地端到地平面的过孔至少打两个以上而且两个过孔要对称分布。很多工程师嫌麻烦只打一个过孔这不是省事而是埋雷——一个过孔的电感约0.5nH在高频下会给地回路增加明显阻抗直接影响去耦效果。两个对称过孔加一个窄焊盘相当于是给电容创造了一个低感回路。第三如果是双面板没法铺完整地平面那就采用网格地Grid Ground或者尽量保证电源层和地层成对覆盖。裸芯内部逻辑翻转时会产生强大的磁通没有一个闭环地平面噪声会沿着I/O连线串到外设去。提醒CORE域的滤波电容千万不要全部集中在电源输入端它们要分布在整个供电路径上。高频段靠焊盘旁的小电容低频段靠入口处的大电容中频段靠中间那段走线上的中容值电容分段负责才是合格的去耦网络。5. 外围器件设计的“三规矩”5.1 第一规矩供电域不跨界磁珠不是万能药蜂鸟M裸芯的板子电源域之间最容易犯的错是拿一颗磁珠到处隔离。磁珠在低频段是低阻导线在高频段才表现出高阻特性所以它能把高频开关噪声挡在特定域内但挡不住低频串扰和直流压降。我的建议是数字CORE域、IO域、PLL/模拟域的电源在稳压器输出端就要明确分开每个域独立走线各自设置去耦点而不是共用一个节点然后靠磁珠硬隔离。磁珠只用在两个场景PLL/模拟域从主电源分出来时用于滤除高频噪声以及IO域连接外部连接器时用于抑制线缆传导的射频噪声。除此之外别滥用。供电域跨界还体现在布局上数字器件和敏感的模拟器件不要混布在同一个电源区域否则地平面上的回流噪声会通过地互相干扰。实际案例里有一个客户把晶振放在了CORE电源焊盘正下方结果每次CPU满负荷运行时ADC采样值就跳变后来把晶振挪远30mm问题才消停。5.2 第二规矩去耦电容必须物理贴近电源引脚这个规矩说是老生常谈但在裸芯板评审时我几乎每次都要提。裸芯不像BGA封装那样有焊球阵列它的Die Pad在PCB上是直接裸露的焊盘离引脚最近的那几个电容位至关重要。如果这些位置被走线挡住、被其他器件占用整套滤波效果都会塌方。因为电源从外部稳压器送进来后首先经过的是芯片引脚附近的去耦点这里阻抗如果高瞬态电流引起的电压跌落就会直接作用到芯片内部逻辑上。操作上我建议在布局阶段就把CORE电源引脚旁3mm以内的位置预留成禁止占用区只允许放置0.1uF和0.01uF的高频去耦电容其余器件一律往后放。每颗电容的地过孔必须打满两个以上电源过孔也尽量多打几个形成互通的过孔组这样算上过孔电感后的综合阻抗才够低。我还习惯在每颗高频电容旁边留一个测试点焊盘直径0.5mm便于量产时用示波器探头和电流探头直接监测波形。这个细节看起来费事却能让问题定位时间缩短一半以上。5.3 第三规矩上下电时序和防倒灌一次想清楚很多人画原理图时只关注稳态供电忽略了上下电瞬间的行为裸芯方案最容易在这上面翻车。蜂鸟M这类RISC-V SoC一般规定CORE电源先上电IO电源后上电或者两者同时上电下电时IO先下CORE后下或者同时下。违反这个顺序IO域先上电而CORE域还没上来IO引脚上的ESD二极管会通过内部电路从IO电源向CORE电源漏电长期如此轻则引起闩锁效应重则直接损伤芯片。设计时如果外部稳压器不支持时序控制我常用的办法是在IO域电源轨上串一个MOSFET作为负载开关用CORE电源域的就绪信号去控制它实现硬件级的先后顺序。如果两个电源来自同一个电源管理IC优先用PMIC自带的电源时序功能省掉额外器件。防倒灌同样重要。多个电源域之间如果共用同一个地回流路径当某个域意外掉电时另一个域的电压会通过IO引脚或内部电路反向倒灌进去导致芯片非正常工作。对策是检查每个引脚的外接电路里有没有反馈路径比如反相器输出接回MCU引脚就串一个小电阻或者二极管限制倒灌电流。6. 实测中的典型问题与排查速查表6.1 上电后1.2V异常这类问题在现场出现频率最高我遇到的典型案例是上电后1.2V只有0.9V。查了一圈发现原来是把芯片的电源输出引脚当成输入引脚来做把外部稳压器接到芯片内部LDO的输出端两个电源互相打架电压被钳到低值。排查思路是先用万用表测量1.2V网络对地电阻排除焊锡短路然后用示波器看动态上电波形确认是直接掉压还是先冲到1.2V再跌下来。如果是先冲到1.2V再跌基本就是时序问题检查使能信号如果直接低就先检查焊盘桥连和电容耐压。还有一种情况是1.2V输出脚上没有足够的储能电容LDO在瞬态过载时波形出现严重的振铃看起来电压在1.1V到1.3V之间来回跳这就是典型的环路补偿未匹配。解决方法是把手册推荐的最小输出电容加上并注意ESR范围。6.2 信号被时钟/内核噪声污染系统功能正常但ADC采样值跳变、射频通信误码率偏高这通常不是逻辑问题而是CORE电源噪声通过地平面或者IO引脚串到了敏感电路。排查时先把示波器带宽限制到20MHz把探头地线夹改用地弹簧直接在敏感电源引脚附近量纹波。如果纹波超标再关掉OCP、降低主频等方式做对照实验基本能确认噪声源头是CORE域。处理办法是把PLL/模拟域和CORE域之间的磁珠重新检查一遍确认磁珠的额定电流足够同时确认模拟域地是否独立单点接地。很多板子所谓的地分割分得不对一个地平面从中间切了一条窄缝两边回流电流被迫绕远路反而增大了环路面积产生了更大噪声。多测几次近场探头就能看出来。6.3 排查顺序和工具技巧我习惯的排查顺序是电源输入端的电压和电流→外部稳压器输出纹波→芯片电源引脚处瞬态波形→CORE域地平面噪声→敏感电路的噪声耦合路径。这个顺序是从源头到负载逐级排查比拿着示波器到处戳效率高得多。工具方面强烈建议用近场探头Near Field Probe配合频谱分析仪做EMI排查不要只靠示波器看时域波形。时域上看起来平直的电压频谱上可能跟着一个很大的时钟谐波分量。实测时探头尖端的环大小影响灵敏度环越小空间分辨率越高越容易定位噪声源。现象可能原因快速验证方法常规解决措施1.2V电压偏低内部LDO输出被外部电源反灌断开外部稳压器测量裸芯电源脚电压修正电源树确认1.2V引脚角色上电后反复复位CORE先于IO下电用示波器同时抓两路上下电波形加负载开关或使用PMIC时序ADC采样值跳变CORE噪声耦合到模拟域近场探头找最大辐射点磁珠隔离模拟地单点接地用一段时间后芯片发热管脚间倒灌电流热成像找热点串电阻/二极管阻断回流路径系统满载时电压跌落去耦电容离焊盘太远测芯片引脚处瞬态波形高频电容贴近焊盘多打过孔7. 写在最后的实操体会关于1.2V是输入还是输出这个问题我后来总结了一句话原理图上的电压数字只是告诉你电平值它不负责告诉你供电方向方向只有网络连接关系和数据手册说了算。在蜂鸟M裸芯这类交付形态下供电架构设计的关键不是背参数而是把事情分清楚哪一路需要外部喂、哪一路是芯片自己产的、哪些电容该怎么放、上下电顺序怎么保证。这四条想明白原理图评审就不容易再为电压标注吵起来。最后再分享一个小技巧每次画完电源树以后把每一路电源的输入来源、去向、电容布局、上电时序关系做成一张表格贴在原理图扉页。不要怕麻烦这块板子过三个月再回头改好处谁用谁知道。有时候设计问题不是难解决而是回忆不起来当时怎么想的。表格就是最好的记忆备份比口头交代靠谱多了。