接手过并联SiC MOSFET模块的短路测试之后我对电热模型这五个字有了完全不同的理解。单管短路测试做得好好的一上并联母排测试台架就哐哐炸管。示波器抓下来的电流波形告诉我问题从来不在总电流多大而在每个管芯分担了多少电流、在哪个时间点分担的。这是典型的电-热-失效耦合问题靠经验堆不出来必须建模。这篇就围绕SiC MOSFET多模块并联短路电热模型把为什么要建、怎么建、参数怎么来、建完能干什么完整捋一遍。1. 并联扩容为什么绕不开短路电热模型1.1 SiC MOSFET的并联驱动力与短路脆弱性SiC MOSFET在电力电子功率变换里的地位现在基本不需要论证了。临界击穿电场是硅的十倍左右漂移区可以做得很薄导通电阻随耐压增长的幅度比硅器件平缓得多所以1200V、1700V这个电压等级上SiC器件的优值优势非常明显。再加上碳化硅衬底的热导率比硅高管芯散热能力更强这些特性凑在一起让SiC MOSFET在高频、高功率密度、高温工况里成了首选。但高频高功率密度是有代价的。SiC MOSFET的管芯面积比同等级硅器件小很多热容跟着变小短路耐受时间天然比IGBT短。IGBT靠饱和压降限制短路电流短路耐受时间普遍能做到10微秒以上SiC MOSFET的饱和电流特性由栅极过驱电压主导短路瞬间电流可以达到额定电流的5到10倍管芯温度在几十微秒里就能冲上600℃甚至更高。也就是说留给保护动作的时间窗口非常窄窄到必须精确知道什么温度下什么电流以及还能撑多久。这里就出现了一个核心矛盾单个SiC MOSFET模块的电流等级有限要扩大系统功率并联几乎是必经之路但并联之后短路工况变得比单管复杂得多且失效概率非线性上升。过去那种留足裕量、靠保护电路硬扛的做法不够用了必须有一套能在设计阶段就预判各管芯电流/温度轨迹的分析手段——这就是短路电热模型的定位。1.2 电热模型要回答的三个工程问题刚开始接触这个问题时我也疑惑过数据手册上不是有短路耐量和SOA曲线吗为什么还要自己建模实际做下来就会发现数据手册给出的短路数据是单管、特定母线电压、特定栅压、特定起始壳温条件下的结果到了并联系统里三个工程问题它都回答不了。第一个问题是各并联管芯的短路电流如何分配。两个标称值相同的模块阈值电压差0.2V、跨导差10%在正常导通时可能只体现为几个百分点的不均流但在短路状态下电流由栅极过驱电压与阈值电压之差决定阈值电压的小偏差会被放大成显著的电流差异。问题是这个差异本身还随温度变化静态分析根本算不准。第二个问题是结温的瞬态抬升轨迹。短路期间管芯功耗是正常工作的几十甚至上百倍结温上升速率可以达到每微秒几度到几十度。哪个器件先达到失效温度完全取决于它分到的电流和它所在位置的散热路径。并联模块共用散热器时相邻管芯之间的热耦合会进一步影响温度分布。第三个问题是失效的链式反应。并联系统中一个管芯先失效短路母线电压会瞬间压到其余管芯上剩余管芯承受的电气应力陡增形成逐个击破的连锁失效。这个时间尺度只有微秒到十几微秒实测很难完整捕捉所有中间状态模型是唯一能把整个过程还原出来的手段。一句话概括电热模型的价值在于把并联系统短路从一个只能靠炸管来验证的黑盒变成一个在设计阶段就能看到内部电学、热学状态的透明系统。2. 多模块并联短路一场电-热-失效的连锁反应2.1 HSF与FUL两种短路工况下的器件物理讲建模之前先要把短路工况的物理机制说清楚。功率器件短路通常分成两类硬开关短路HSFHard Switching Fault和负载故障短路FULFault Under Load。HSF是最严峻的工况器件两端直接承受母线电压同时被栅极驱动完全开通电流瞬间冲到由转移特性决定的饱和电流。在饱和区漏极电流主要由栅源电压决定对漏源电压不敏感所以母线电压越高器件承受的功率越大结温爬升越陡。对这种工况器件几乎没有喘息余地每个微秒的结温都在快速累积。FUL是器件已经在导通状态、负载端出现短路电流从额定值以较慢的di/dt上升通常触发保护后器件还要继续导通一段时间。FUL的峰值电流通常低于HSF但持续时间可能更长失效机制不完全相同。不管是哪种短路SiC MOSFET在短路期间的物理过程都是同一个框架过高的瞬时功耗导致结温急剧上升温度升高引起阈值电压下降、沟道迁移率变化、饱和电流随之改变电流和温度之间形成正反馈或负反馈。搞清楚这个反馈的方向和强度是建模的核心。2.2 并联模块之间的不均流从哪来并联模块短路不均流根源在参数离散性。我整理了一下实际影响最大的几个来源按工程中的可控制性排序参数对短路电流的影响机制离散来源工程设计干预手段阈值电压Vth决定同等栅压下的过驱电压直接影响饱和电流栅氧化层厚度、界面态密度、工艺批次筛选配对、采用更高栅压过驱跨导gm/Kp决定电流对栅压的敏感度沟道迁移率、JFET区掺杂批次内配对栅极回路电阻Rg影响开通dI/dt和开通延迟差异内部绑定线、外部栅极电阻外部栅极电阻加大并匹配凯尔文源极/功率源极回路杂感影响有效栅压抬升和开关同步性模块封装、PCB布局布局对称、叠层母排导通电阻Rds(on)温度系数稳定工况下的均流能力工艺离散选正温度系数明显的器件在短路瞬间Vth的离散是最致命的。举个例子两个模块Vth分别为2.8V和3.2V栅极驱动电压18V过驱电压分别是15.2V和14.8V。如果饱和电流近似与过驱电压的平方成正比电流偏差就是约5.4%但实际器件的跨导在高温下还会衰减不同管芯之间衰减率不一致这个偏差在温度爬升过程中会被进一步拉大。测试中见过最极端的情况两个同批次模块在短路时电流比差到1:1.6温度自然是一个已经快到极限、另一个还在安全区。2.3 温度反馈是雪崩效应的放大器并联不均流本身是静态分析能看到的真正让问题失控的是温度反馈。SiC MOSFET的饱和电流温度系数不是固定的——它在不同栅压、不同温度区间会变号。原因是两个机制在竞争机制一是阈值电压负温度系数温度升高Vth下降同等栅压下过驱电压增大饱和电流趋向增大。机制二是沟道迁移率负温度系数温度升高迁移率下降跨导减小饱和电流趋向减小。低栅压过驱下Vth的变化占比更大饱和电流可能表现出正温度系数高栅压过驱下迁移率退化占主导饱和电流表现出负温度系数。并联系统里最怕的是一个器件处在正温度系数区间它温度越高电流越大电流越大温度更高形成热失控。即便各模块起始电流差异不大热反馈也会把差异滚成雪球。温度反馈的另一个作用路径是热耦合。多个模块装在同一块水冷板上相邻管芯的功耗会通过散热器互相影响。优先失效的管芯温度升高热扩散到旁边管芯降低隔壁的散热效率间接抬高其结温。模型如果只算单管、不算模块间的热阻抗矩阵这个效应就会被漏掉。3. 电热模型的分层构建从管芯到散热器的完整链路3.1 电气子模型的三种实现路线电热模型的底层是电气子模型也就是用电路方程描述器件的输出特性和转移特性。实际工程中常见三种路线各有取舍。物理解析模型从半导体物理方程出发把沟道电流、JFET区压降、漂移区电阻等逐段建模参数都有物理含义阈值电压、迁移率、掺杂浓度等。优点是在宽温度范围、宽偏置范围内精度高能外推到实验未覆盖的区间缺点是实现复杂、仿真收敛困难、参数提取工作量大。适合用在器件设计阶段做机理研究不太适合系统级并联仿真。查找表模型直接利用实测的转移特性曲线和输出特性曲线建立数据表用插值查表逼近任意Vgs、Vds、Tj下的电流。优点是精度直接取决于实测数据建模工作量小仿真速度快缺点是对数据覆盖范围要求高超出实测范围的工况要外推短路大电流高温区往往就是数据最薄弱的区域。行为级SPICE模型/Verilog-A模型用数学表达式拟合实测特性相当于把物理模型简化为经验公式参数通过数值拟合得到。这是目前工程中最实用的路线——既有解析式光滑连续、仿真收敛好又不需要深究每个PN结的物理参数。SiC MOSFET厂商提供的SPICE模型大多属于这一类。对于多模块并联短路仿真我的建议是用行为级模型。它在仿真效率上远优于物理模型在精度上又高于纯查找表最关键的是数值稳定性好——多模块并联系统本身就包含驱动回路、功率回路、热网络多个时间常数瞬态仿真动辄几十微秒模型如果动不动就不收敛整个仿真流程根本跑不起来。3.2 热网络子模型Foster、Cauer与降阶方法温度求解需要把管芯到散热器的热路径转成等效网络。目前工程上最常用的两种热网络是Foster网络和Cauer网络。Foster网络是一组并联的RC串联支路每阶RC代表一个热时间常数。它的数学表达式与器件厂商数据手册给出的瞬态热阻抗Zth曲线高度吻合参数可以直接从厂商提供的瞬态热阻抗曲线拟合得到因此使用最广。但Foster网络的物理含义是等效的中间节点不代表真实的物理层不适合用来观察芯片焊接层、基板等中间温升。另一个问题是Foster网络不能直接在级联时保证端口特性不变模块并联散热时处理起来要小心。Cauer网络是梯形RC网络每一级对应实际物理层芯片、焊料层、铜层、陶瓷层、基板、界面材料、散热器。它的节点温度有物理意义级联特性好适合做系统级热耦合分析但参数提取困难要从每一层材料的热导率、比热容、几何尺寸逐层计算且要校准到厂商的Zth曲线否则误差可能很大。具体建模时我习惯的做法是用Cauer网络描述模块内部物理层用Foster网络描述散热器部分。模块内部层数不多、物理结构相对明确Cauer化不算难散热器结构复杂、对流边界难精确描述用Foster等效拟合厂家或实测的Zth曲线更省事。整个热网络里管芯层要用热容热阻都保留的完整网络不能简化成纯热阻——短路时的温升瞬态全靠热容来限制省掉热容等于把器件算成瞬间烧毁。3.3 电热双向耦合的迭代求解结构电气子模型和热子模型不是独立跑的它们通过结温Tj和瞬时功耗P(t)互相耦合。典型的电热协同仿真流程是这样的在当前时间步用当前的Tj和Vgs、Vds通过电气模型计算漏极电流Id。计算瞬时功耗P Id × Vds作为热网络的输入热源。热网络求解出新的Tj。将新的Tj反馈给电气模型更新电流进入下一个时间步。在Simulink里搭建这套耦合结构时要注意热时间常数和电气时间常数相差极大电气过程是纳秒到微秒级热过程是毫秒级甚至秒级。如果直接用同一时间步长做电热联仿要么电气瞬态没看清要么热过程算到头也跑完几毫秒。实际工程中的做法是短路过程的前几十微秒用固定小步长跑电热全耦合如果只看结温峰值可以在电气瞬态粗化后用FPGA在环或者降阶模型加速如果要评估热恢复阶段则把电气模型按要求降阶用大步长单独跑热网络。我当时在Simulink里做并联系统的电热模型时最深刻的体会是耦合的更新频率必须高于电气量显著变化的时间尺度否则热反馈误差会累积。特别是在短路关断后母线电压重新分配的阶段电流变化速率极快热反馈一旦延迟过长算出的第二个失效点就不准了。4. 参数提取与校准模型可信度的生死线4.1 静态特性参数拟合与数据手册的差距模型框架搭得再好参数不准一切都是白搭。静态特性参数的来源有两个厂商数据手册曲线和实测曲线。数据手册给的是典型值覆盖的温度点通常只有25℃、125℃、175℃几个离散温度而短路工况下结温要冲到600℃量级手册数据完全覆盖不到。所以比较可靠的做法是自己做静态特性测试。用功率器件分析仪或者曲线追踪仪把输出特性曲线Id-Vds在不同Vgs从8V到20V步进1V、不同壳温25℃、75℃、125℃、175℃下测全再用这些数据去拟合行为模型的关键参数阈值电压Vth(T)、跨导系数Kp(T)、沟道电阻Rch(T)、漂移区电阻Rd(T)等。拟合时注意把Vth和Kp的温度依赖关系用独立的子函数表达不要混在一起拟合否则后续做外推时误差会很难看。静态参数拟合里有一个常见坑数据手册的饱和区电流通常是脉冲测试测的脉宽足够短、自热影响小如果自己测试时脉冲宽度不够窄测到的饱和电流本身就带了自热修正拟合出来的跨导温度系数是偏的。测试脉宽尽量控制在1微秒以内实在做不到就在拟合时用分段模型把自热效应剥离开。4.2 短路瞬态热阻抗的提取难题厂商提供的瞬态热阻抗Zth曲线在短路分析中有个先天缺陷它是**线性热网络小功率激励下**测得的Zth本身不随功率改变。但在短路工况下功耗密度极高材料热导率随温度大幅变化碳化硅和铜的热导率随温度升高明显下降热网络实际上是功率相关的。换句话说短路时的等效热阻比低功耗下测到的值大不能直接把数据手册Zth曲线乘以短路功率来估算结温。解决这个问题有两个方向。工程上常用的是校准法把低功率下测得的Zth曲线乘一个温度修正系数修正系数本身是结温的函数需要配合破坏性实验和有限元仿真统一标定。精确一点的方向是用Ansys Icepak或CFD仿真建立模块的三维有限元模型直接在短路功耗条件下求解瞬态热场然后把热响应曲线降阶成Foster/Cauer网络替代厂商数据参与电热仿真。这个方法工作量大但它能揭示一个二维/三维效应——短路瞬间管芯表面的温度分布并不均匀特别是多指栅结构的管芯靠近栅极pad的区域和靠近源极pad的区域温升速率差异很大任何一维热网络都体现不出这种差异。我在实际项目里是两条腿走路Foster网络用于系统级快速评估FEM降阶热模型用于最终校核。两个模型的差距一般在15%以内超过这个范围就要检查测试条件或者材料参数设置了。4.3 由单管到多模块的逐级校准流程参数提取完成之后直接上整机并联仿真还是太冒险。我的校准流程是分三步走的第一步单管短路校准。用单管做HSF短路测试母线电压从400V开始逐步往上加记录Ids、Vds和栅压波形。把模型在同样条件下跑一遍对比电流峰值、电流下降斜率、短路耐受时间。这一步的关键是校准高温段的热网络参数和饱和电流温度系数因为单管不存在不均流问题电流波形直接反射电热模型的整体准确度。第二步双管并联校准。双管并联是揭示离散性影响的最小系统。选择两只管芯做并联短路测试刻意制造不同的阈值电压差看电流分配曲线是否和模型预测一致。如果模型中双管电流比能复现实测说明电气参数的离散性建模是有效的。第三步多模块系统验证。在三模块或四模块并联系统中做短路实验重点验证两点模块间热耦合对结温抬升的影响以及失效率最高的模块是否和模型预测一致。这一步做的不是精确预测每一度温升而是判断失效顺序和失效时间窗口工程上这已经足够指导保护参数设定了。这条流程走下来基本能把模型误差控制在一个可以接受的范围。我接触过的项目中最要紧的误差来源往往不是热网络反而是模块封装内部的键合线电感和源极电感差异——它们毫亨纳亨级别的差异在短路大电流下足以产生明显的电流分配偏移。5. 把模型用到设计里并联短路可靠性的几个实战结论5.1 栅极回路对称性的优先级模型跑通之后第一个可以直接指导设计的结论就是栅极回路的对称性比想象中更重要。很多人设计并联驱动时关注点都在总栅极电阻和驱动能力但短路工况下各模块栅极回路的杂散电感和接地阻抗差异会直接影响开通瞬间的栅压一致性。栅压稍微不一致叠加在每个管芯上的过驱电压就不同饱和电流立刻拉开差距。实际操作中并联模块的栅极驱动应该做到一路驱动信号各模块独立栅极电阻独立凯尔文源极回线。每个模块的栅极电阻单独配置不要用一个公共电阻——公共电阻一接模块间的栅极回路就形成了共享阻抗开关瞬态会出现明显的振铃和相位差。PCB布局上驱动信号线到各模块的走线长度尽量等长必要时做蛇形绕线匹配长度。这些经验在正常导通工况下看不出差别但一到短路就不一样了模型里把栅极回路不对称性考虑进去之后这个结论会被量化得非常清楚。5.2 母线杂散电感和解耦电容的布置母线杂散电感对并联短路的影响有两个方面。一方面杂散电感在短路电流快速上升时产生压降导致器件实际承受的Vds低于母线电压这算是一个软作用能略微降低短路的严重程度但另一方面杂散电感的不对称分布会造成各模块承受的母线电压不同短路电流自然也不一样。叠层母排设计要尽量做到各并联模块到母线电容的路径等长、等宽、等高。模块端口的吸收电容也就是通常说的RC吸收或薄膜电容应该紧贴模块功率端子放置并保证每个模块的电容容量一致。模型里可以很方便地做参数扫描把某个模块的杂散电感从5nH改到15nH看电流分配偏差怎么变化——实测中这类差异确实存在但很多设计者根本没意识到它会影响短路均流。5.3 短路保护阈值设定与失效时间窗口的权衡电热模型的另一个直接应用是保护阈值设定。SiC MOSFET的短路保护主流方案是退饱和检测Desat器件正常导通时Vds很低短路时进入饱和区、Vds上升检测到Vds超过阈值就关断栅极。问题在于Desat检测有一个盲区时间即检测电路需要消隐时间通常几百纳秒来避开正常开关瞬态的电压振荡这段时间内器件一直在承受短路电流。盲区越短保护越快但误触发的风险越高盲区越长误触发风险低但器件承受的短路能量越大。用模型做参数扫描时可以画出不同盲区时间下的结温峰值曲线和不同阈值电压下的检测触发时间两张图一叠加最优点就很直观了。以1200V SiC MOSFET模块为例母线电压800V、栅压18V条件下短路结温从175℃爬到600℃的时间通常在7到12微秒之间。保护至少要在这个窗口内完成检测动作否则就可以直接判模块报废。模型的价值在于它能告诉你这个窗口在不同工作温度、不同母线电压下怎么变化而不是永远按最恶劣工况一棍子打死。另外说一下di/dt检测。快速电流变化检测通过罗氏线圈或电流互感器感知短路电流的急剧上升响应速度比Desat快得多但抗干扰设计难度大正常开关瞬态的di/dt和短路前期的di/dt在某些工况下难以区分。实践中通常用Desat作为主保护、di/dt作为辅助后备保护双通道协同。模块失效时间窗口是有限的多一层保护就多一层保障这在并联系统里尤其重要。5.4 降额策略和失效安全设计最后提一个模型延伸出来的设计思路短路可靠性不应该只靠保护电路还要靠降额策略。并联模块的系统如果按单模块失效后剩余模块仍能承受额定负载来降额模块数量要做冗余配置。但如果同时考虑到短路工况情况更复杂失效模块变成一个低阻通路系统拓扑等效改变剩余模块的应力分布完全不同于正常运行。我的建议是在设计阶段就用模型做最坏失效组合分析假设某个模块在短路热失控中完全失效其余模块的电流和温度如何变化能不能在保护动作前存活。这个分析和正常工况的冗余设计完全不同很多系统就是没考虑这一层才在实际短路中连环炸管。仿真跑一遍哪几个模块的散热条件最差、哪个位置最容易出现电流集中在布局阶段就避开比事后换器件有效得多。6. 总结几个关键体会与经验教训到这里整个SiC MOSFET多模块并联短路电热模型的来龙去脉基本讲完了。最后分享几条我在实战中反复验证过的体会第一建模的核心目标不是为了复现波形而是为了预测失效顺序。并联系统短路建模精度指标不应该是电流波形重合度而应该是模型预测的失效模块与实际炸管模块是否一致。只要失效顺序预测对了保护参数设定和结构优化就有方向波形完全重合但失效顺序错了模型就是自嗨。第二参数提取花的时间永远比搭模型框架花的时间多。新手做这类模型通常会把精力花在挑选模型公式和算法上实际走上这条路就会发现瓶颈永远是参数高温区的迁移率数据、封装内部的绑定线长度、散热器与模块之间的动态接触热阻……这些数据厂商不会给只能自己测、自己标。做模型之前先把测试台架规划好能省去大半返工时间。第三温度梯度比温度绝对值更值得关注。短路的高温固然危险但管芯内部以及模块间的温度梯度决定了哪些部位先到达材料极限、哪些模块先退化。建模时尽量用能反映空间分布的热模型至少要把管芯层-键合层-基板这几层的温度分层算出来否则连焊料疲劳引起的热阻变化都体现不出来。第四模型搭建不是一锤子买卖。随着器件批次更新、封装形式改变、散热方案调整模型参数必须跟着迭代。把参数标定流程固化下来形成每个项目的例行步骤比追求一个万能模型现实得多。这个项目做下来我对并联短路这件事的认识有了根本性变化它不再是试验台上一声闷响的期待与恐惧而是可以像计算电网潮流一样被预演、被量化、被优化。希望这篇内容能帮你少走一点我在实验室里走过的弯路。 SiC MOSFET并联短路电热模型：从器件失效机理到工程建模实战
接手过并联SiC MOSFET模块的短路测试之后我对电热模型这五个字有了完全不同的理解。单管短路测试做得好好的一上并联母排测试台架就哐哐炸管。示波器抓下来的电流波形告诉我问题从来不在总电流多大而在每个管芯分担了多少电流、在哪个时间点分担的。这是典型的电-热-失效耦合问题靠经验堆不出来必须建模。这篇就围绕SiC MOSFET多模块并联短路电热模型把为什么要建、怎么建、参数怎么来、建完能干什么完整捋一遍。1. 并联扩容为什么绕不开短路电热模型1.1 SiC MOSFET的并联驱动力与短路脆弱性SiC MOSFET在电力电子功率变换里的地位现在基本不需要论证了。临界击穿电场是硅的十倍左右漂移区可以做得很薄导通电阻随耐压增长的幅度比硅器件平缓得多所以1200V、1700V这个电压等级上SiC器件的优值优势非常明显。再加上碳化硅衬底的热导率比硅高管芯散热能力更强这些特性凑在一起让SiC MOSFET在高频、高功率密度、高温工况里成了首选。但高频高功率密度是有代价的。SiC MOSFET的管芯面积比同等级硅器件小很多热容跟着变小短路耐受时间天然比IGBT短。IGBT靠饱和压降限制短路电流短路耐受时间普遍能做到10微秒以上SiC MOSFET的饱和电流特性由栅极过驱电压主导短路瞬间电流可以达到额定电流的5到10倍管芯温度在几十微秒里就能冲上600℃甚至更高。也就是说留给保护动作的时间窗口非常窄窄到必须精确知道什么温度下什么电流以及还能撑多久。这里就出现了一个核心矛盾单个SiC MOSFET模块的电流等级有限要扩大系统功率并联几乎是必经之路但并联之后短路工况变得比单管复杂得多且失效概率非线性上升。过去那种留足裕量、靠保护电路硬扛的做法不够用了必须有一套能在设计阶段就预判各管芯电流/温度轨迹的分析手段——这就是短路电热模型的定位。1.2 电热模型要回答的三个工程问题刚开始接触这个问题时我也疑惑过数据手册上不是有短路耐量和SOA曲线吗为什么还要自己建模实际做下来就会发现数据手册给出的短路数据是单管、特定母线电压、特定栅压、特定起始壳温条件下的结果到了并联系统里三个工程问题它都回答不了。第一个问题是各并联管芯的短路电流如何分配。两个标称值相同的模块阈值电压差0.2V、跨导差10%在正常导通时可能只体现为几个百分点的不均流但在短路状态下电流由栅极过驱电压与阈值电压之差决定阈值电压的小偏差会被放大成显著的电流差异。问题是这个差异本身还随温度变化静态分析根本算不准。第二个问题是结温的瞬态抬升轨迹。短路期间管芯功耗是正常工作的几十甚至上百倍结温上升速率可以达到每微秒几度到几十度。哪个器件先达到失效温度完全取决于它分到的电流和它所在位置的散热路径。并联模块共用散热器时相邻管芯之间的热耦合会进一步影响温度分布。第三个问题是失效的链式反应。并联系统中一个管芯先失效短路母线电压会瞬间压到其余管芯上剩余管芯承受的电气应力陡增形成逐个击破的连锁失效。这个时间尺度只有微秒到十几微秒实测很难完整捕捉所有中间状态模型是唯一能把整个过程还原出来的手段。一句话概括电热模型的价值在于把并联系统短路从一个只能靠炸管来验证的黑盒变成一个在设计阶段就能看到内部电学、热学状态的透明系统。2. 多模块并联短路一场电-热-失效的连锁反应2.1 HSF与FUL两种短路工况下的器件物理讲建模之前先要把短路工况的物理机制说清楚。功率器件短路通常分成两类硬开关短路HSFHard Switching Fault和负载故障短路FULFault Under Load。HSF是最严峻的工况器件两端直接承受母线电压同时被栅极驱动完全开通电流瞬间冲到由转移特性决定的饱和电流。在饱和区漏极电流主要由栅源电压决定对漏源电压不敏感所以母线电压越高器件承受的功率越大结温爬升越陡。对这种工况器件几乎没有喘息余地每个微秒的结温都在快速累积。FUL是器件已经在导通状态、负载端出现短路电流从额定值以较慢的di/dt上升通常触发保护后器件还要继续导通一段时间。FUL的峰值电流通常低于HSF但持续时间可能更长失效机制不完全相同。不管是哪种短路SiC MOSFET在短路期间的物理过程都是同一个框架过高的瞬时功耗导致结温急剧上升温度升高引起阈值电压下降、沟道迁移率变化、饱和电流随之改变电流和温度之间形成正反馈或负反馈。搞清楚这个反馈的方向和强度是建模的核心。2.2 并联模块之间的不均流从哪来并联模块短路不均流根源在参数离散性。我整理了一下实际影响最大的几个来源按工程中的可控制性排序参数对短路电流的影响机制离散来源工程设计干预手段阈值电压Vth决定同等栅压下的过驱电压直接影响饱和电流栅氧化层厚度、界面态密度、工艺批次筛选配对、采用更高栅压过驱跨导gm/Kp决定电流对栅压的敏感度沟道迁移率、JFET区掺杂批次内配对栅极回路电阻Rg影响开通dI/dt和开通延迟差异内部绑定线、外部栅极电阻外部栅极电阻加大并匹配凯尔文源极/功率源极回路杂感影响有效栅压抬升和开关同步性模块封装、PCB布局布局对称、叠层母排导通电阻Rds(on)温度系数稳定工况下的均流能力工艺离散选正温度系数明显的器件在短路瞬间Vth的离散是最致命的。举个例子两个模块Vth分别为2.8V和3.2V栅极驱动电压18V过驱电压分别是15.2V和14.8V。如果饱和电流近似与过驱电压的平方成正比电流偏差就是约5.4%但实际器件的跨导在高温下还会衰减不同管芯之间衰减率不一致这个偏差在温度爬升过程中会被进一步拉大。测试中见过最极端的情况两个同批次模块在短路时电流比差到1:1.6温度自然是一个已经快到极限、另一个还在安全区。2.3 温度反馈是雪崩效应的放大器并联不均流本身是静态分析能看到的真正让问题失控的是温度反馈。SiC MOSFET的饱和电流温度系数不是固定的——它在不同栅压、不同温度区间会变号。原因是两个机制在竞争机制一是阈值电压负温度系数温度升高Vth下降同等栅压下过驱电压增大饱和电流趋向增大。机制二是沟道迁移率负温度系数温度升高迁移率下降跨导减小饱和电流趋向减小。低栅压过驱下Vth的变化占比更大饱和电流可能表现出正温度系数高栅压过驱下迁移率退化占主导饱和电流表现出负温度系数。并联系统里最怕的是一个器件处在正温度系数区间它温度越高电流越大电流越大温度更高形成热失控。即便各模块起始电流差异不大热反馈也会把差异滚成雪球。温度反馈的另一个作用路径是热耦合。多个模块装在同一块水冷板上相邻管芯的功耗会通过散热器互相影响。优先失效的管芯温度升高热扩散到旁边管芯降低隔壁的散热效率间接抬高其结温。模型如果只算单管、不算模块间的热阻抗矩阵这个效应就会被漏掉。3. 电热模型的分层构建从管芯到散热器的完整链路3.1 电气子模型的三种实现路线电热模型的底层是电气子模型也就是用电路方程描述器件的输出特性和转移特性。实际工程中常见三种路线各有取舍。物理解析模型从半导体物理方程出发把沟道电流、JFET区压降、漂移区电阻等逐段建模参数都有物理含义阈值电压、迁移率、掺杂浓度等。优点是在宽温度范围、宽偏置范围内精度高能外推到实验未覆盖的区间缺点是实现复杂、仿真收敛困难、参数提取工作量大。适合用在器件设计阶段做机理研究不太适合系统级并联仿真。查找表模型直接利用实测的转移特性曲线和输出特性曲线建立数据表用插值查表逼近任意Vgs、Vds、Tj下的电流。优点是精度直接取决于实测数据建模工作量小仿真速度快缺点是对数据覆盖范围要求高超出实测范围的工况要外推短路大电流高温区往往就是数据最薄弱的区域。行为级SPICE模型/Verilog-A模型用数学表达式拟合实测特性相当于把物理模型简化为经验公式参数通过数值拟合得到。这是目前工程中最实用的路线——既有解析式光滑连续、仿真收敛好又不需要深究每个PN结的物理参数。SiC MOSFET厂商提供的SPICE模型大多属于这一类。对于多模块并联短路仿真我的建议是用行为级模型。它在仿真效率上远优于物理模型在精度上又高于纯查找表最关键的是数值稳定性好——多模块并联系统本身就包含驱动回路、功率回路、热网络多个时间常数瞬态仿真动辄几十微秒模型如果动不动就不收敛整个仿真流程根本跑不起来。3.2 热网络子模型Foster、Cauer与降阶方法温度求解需要把管芯到散热器的热路径转成等效网络。目前工程上最常用的两种热网络是Foster网络和Cauer网络。Foster网络是一组并联的RC串联支路每阶RC代表一个热时间常数。它的数学表达式与器件厂商数据手册给出的瞬态热阻抗Zth曲线高度吻合参数可以直接从厂商提供的瞬态热阻抗曲线拟合得到因此使用最广。但Foster网络的物理含义是等效的中间节点不代表真实的物理层不适合用来观察芯片焊接层、基板等中间温升。另一个问题是Foster网络不能直接在级联时保证端口特性不变模块并联散热时处理起来要小心。Cauer网络是梯形RC网络每一级对应实际物理层芯片、焊料层、铜层、陶瓷层、基板、界面材料、散热器。它的节点温度有物理意义级联特性好适合做系统级热耦合分析但参数提取困难要从每一层材料的热导率、比热容、几何尺寸逐层计算且要校准到厂商的Zth曲线否则误差可能很大。具体建模时我习惯的做法是用Cauer网络描述模块内部物理层用Foster网络描述散热器部分。模块内部层数不多、物理结构相对明确Cauer化不算难散热器结构复杂、对流边界难精确描述用Foster等效拟合厂家或实测的Zth曲线更省事。整个热网络里管芯层要用热容热阻都保留的完整网络不能简化成纯热阻——短路时的温升瞬态全靠热容来限制省掉热容等于把器件算成瞬间烧毁。3.3 电热双向耦合的迭代求解结构电气子模型和热子模型不是独立跑的它们通过结温Tj和瞬时功耗P(t)互相耦合。典型的电热协同仿真流程是这样的在当前时间步用当前的Tj和Vgs、Vds通过电气模型计算漏极电流Id。计算瞬时功耗P Id × Vds作为热网络的输入热源。热网络求解出新的Tj。将新的Tj反馈给电气模型更新电流进入下一个时间步。在Simulink里搭建这套耦合结构时要注意热时间常数和电气时间常数相差极大电气过程是纳秒到微秒级热过程是毫秒级甚至秒级。如果直接用同一时间步长做电热联仿要么电气瞬态没看清要么热过程算到头也跑完几毫秒。实际工程中的做法是短路过程的前几十微秒用固定小步长跑电热全耦合如果只看结温峰值可以在电气瞬态粗化后用FPGA在环或者降阶模型加速如果要评估热恢复阶段则把电气模型按要求降阶用大步长单独跑热网络。我当时在Simulink里做并联系统的电热模型时最深刻的体会是耦合的更新频率必须高于电气量显著变化的时间尺度否则热反馈误差会累积。特别是在短路关断后母线电压重新分配的阶段电流变化速率极快热反馈一旦延迟过长算出的第二个失效点就不准了。4. 参数提取与校准模型可信度的生死线4.1 静态特性参数拟合与数据手册的差距模型框架搭得再好参数不准一切都是白搭。静态特性参数的来源有两个厂商数据手册曲线和实测曲线。数据手册给的是典型值覆盖的温度点通常只有25℃、125℃、175℃几个离散温度而短路工况下结温要冲到600℃量级手册数据完全覆盖不到。所以比较可靠的做法是自己做静态特性测试。用功率器件分析仪或者曲线追踪仪把输出特性曲线Id-Vds在不同Vgs从8V到20V步进1V、不同壳温25℃、75℃、125℃、175℃下测全再用这些数据去拟合行为模型的关键参数阈值电压Vth(T)、跨导系数Kp(T)、沟道电阻Rch(T)、漂移区电阻Rd(T)等。拟合时注意把Vth和Kp的温度依赖关系用独立的子函数表达不要混在一起拟合否则后续做外推时误差会很难看。静态参数拟合里有一个常见坑数据手册的饱和区电流通常是脉冲测试测的脉宽足够短、自热影响小如果自己测试时脉冲宽度不够窄测到的饱和电流本身就带了自热修正拟合出来的跨导温度系数是偏的。测试脉宽尽量控制在1微秒以内实在做不到就在拟合时用分段模型把自热效应剥离开。4.2 短路瞬态热阻抗的提取难题厂商提供的瞬态热阻抗Zth曲线在短路分析中有个先天缺陷它是**线性热网络小功率激励下**测得的Zth本身不随功率改变。但在短路工况下功耗密度极高材料热导率随温度大幅变化碳化硅和铜的热导率随温度升高明显下降热网络实际上是功率相关的。换句话说短路时的等效热阻比低功耗下测到的值大不能直接把数据手册Zth曲线乘以短路功率来估算结温。解决这个问题有两个方向。工程上常用的是校准法把低功率下测得的Zth曲线乘一个温度修正系数修正系数本身是结温的函数需要配合破坏性实验和有限元仿真统一标定。精确一点的方向是用Ansys Icepak或CFD仿真建立模块的三维有限元模型直接在短路功耗条件下求解瞬态热场然后把热响应曲线降阶成Foster/Cauer网络替代厂商数据参与电热仿真。这个方法工作量大但它能揭示一个二维/三维效应——短路瞬间管芯表面的温度分布并不均匀特别是多指栅结构的管芯靠近栅极pad的区域和靠近源极pad的区域温升速率差异很大任何一维热网络都体现不出这种差异。我在实际项目里是两条腿走路Foster网络用于系统级快速评估FEM降阶热模型用于最终校核。两个模型的差距一般在15%以内超过这个范围就要检查测试条件或者材料参数设置了。4.3 由单管到多模块的逐级校准流程参数提取完成之后直接上整机并联仿真还是太冒险。我的校准流程是分三步走的第一步单管短路校准。用单管做HSF短路测试母线电压从400V开始逐步往上加记录Ids、Vds和栅压波形。把模型在同样条件下跑一遍对比电流峰值、电流下降斜率、短路耐受时间。这一步的关键是校准高温段的热网络参数和饱和电流温度系数因为单管不存在不均流问题电流波形直接反射电热模型的整体准确度。第二步双管并联校准。双管并联是揭示离散性影响的最小系统。选择两只管芯做并联短路测试刻意制造不同的阈值电压差看电流分配曲线是否和模型预测一致。如果模型中双管电流比能复现实测说明电气参数的离散性建模是有效的。第三步多模块系统验证。在三模块或四模块并联系统中做短路实验重点验证两点模块间热耦合对结温抬升的影响以及失效率最高的模块是否和模型预测一致。这一步做的不是精确预测每一度温升而是判断失效顺序和失效时间窗口工程上这已经足够指导保护参数设定了。这条流程走下来基本能把模型误差控制在一个可以接受的范围。我接触过的项目中最要紧的误差来源往往不是热网络反而是模块封装内部的键合线电感和源极电感差异——它们毫亨纳亨级别的差异在短路大电流下足以产生明显的电流分配偏移。5. 把模型用到设计里并联短路可靠性的几个实战结论5.1 栅极回路对称性的优先级模型跑通之后第一个可以直接指导设计的结论就是栅极回路的对称性比想象中更重要。很多人设计并联驱动时关注点都在总栅极电阻和驱动能力但短路工况下各模块栅极回路的杂散电感和接地阻抗差异会直接影响开通瞬间的栅压一致性。栅压稍微不一致叠加在每个管芯上的过驱电压就不同饱和电流立刻拉开差距。实际操作中并联模块的栅极驱动应该做到一路驱动信号各模块独立栅极电阻独立凯尔文源极回线。每个模块的栅极电阻单独配置不要用一个公共电阻——公共电阻一接模块间的栅极回路就形成了共享阻抗开关瞬态会出现明显的振铃和相位差。PCB布局上驱动信号线到各模块的走线长度尽量等长必要时做蛇形绕线匹配长度。这些经验在正常导通工况下看不出差别但一到短路就不一样了模型里把栅极回路不对称性考虑进去之后这个结论会被量化得非常清楚。5.2 母线杂散电感和解耦电容的布置母线杂散电感对并联短路的影响有两个方面。一方面杂散电感在短路电流快速上升时产生压降导致器件实际承受的Vds低于母线电压这算是一个软作用能略微降低短路的严重程度但另一方面杂散电感的不对称分布会造成各模块承受的母线电压不同短路电流自然也不一样。叠层母排设计要尽量做到各并联模块到母线电容的路径等长、等宽、等高。模块端口的吸收电容也就是通常说的RC吸收或薄膜电容应该紧贴模块功率端子放置并保证每个模块的电容容量一致。模型里可以很方便地做参数扫描把某个模块的杂散电感从5nH改到15nH看电流分配偏差怎么变化——实测中这类差异确实存在但很多设计者根本没意识到它会影响短路均流。5.3 短路保护阈值设定与失效时间窗口的权衡电热模型的另一个直接应用是保护阈值设定。SiC MOSFET的短路保护主流方案是退饱和检测Desat器件正常导通时Vds很低短路时进入饱和区、Vds上升检测到Vds超过阈值就关断栅极。问题在于Desat检测有一个盲区时间即检测电路需要消隐时间通常几百纳秒来避开正常开关瞬态的电压振荡这段时间内器件一直在承受短路电流。盲区越短保护越快但误触发的风险越高盲区越长误触发风险低但器件承受的短路能量越大。用模型做参数扫描时可以画出不同盲区时间下的结温峰值曲线和不同阈值电压下的检测触发时间两张图一叠加最优点就很直观了。以1200V SiC MOSFET模块为例母线电压800V、栅压18V条件下短路结温从175℃爬到600℃的时间通常在7到12微秒之间。保护至少要在这个窗口内完成检测动作否则就可以直接判模块报废。模型的价值在于它能告诉你这个窗口在不同工作温度、不同母线电压下怎么变化而不是永远按最恶劣工况一棍子打死。另外说一下di/dt检测。快速电流变化检测通过罗氏线圈或电流互感器感知短路电流的急剧上升响应速度比Desat快得多但抗干扰设计难度大正常开关瞬态的di/dt和短路前期的di/dt在某些工况下难以区分。实践中通常用Desat作为主保护、di/dt作为辅助后备保护双通道协同。模块失效时间窗口是有限的多一层保护就多一层保障这在并联系统里尤其重要。5.4 降额策略和失效安全设计最后提一个模型延伸出来的设计思路短路可靠性不应该只靠保护电路还要靠降额策略。并联模块的系统如果按单模块失效后剩余模块仍能承受额定负载来降额模块数量要做冗余配置。但如果同时考虑到短路工况情况更复杂失效模块变成一个低阻通路系统拓扑等效改变剩余模块的应力分布完全不同于正常运行。我的建议是在设计阶段就用模型做最坏失效组合分析假设某个模块在短路热失控中完全失效其余模块的电流和温度如何变化能不能在保护动作前存活。这个分析和正常工况的冗余设计完全不同很多系统就是没考虑这一层才在实际短路中连环炸管。仿真跑一遍哪几个模块的散热条件最差、哪个位置最容易出现电流集中在布局阶段就避开比事后换器件有效得多。6. 总结几个关键体会与经验教训到这里整个SiC MOSFET多模块并联短路电热模型的来龙去脉基本讲完了。最后分享几条我在实战中反复验证过的体会第一建模的核心目标不是为了复现波形而是为了预测失效顺序。并联系统短路建模精度指标不应该是电流波形重合度而应该是模型预测的失效模块与实际炸管模块是否一致。只要失效顺序预测对了保护参数设定和结构优化就有方向波形完全重合但失效顺序错了模型就是自嗨。第二参数提取花的时间永远比搭模型框架花的时间多。新手做这类模型通常会把精力花在挑选模型公式和算法上实际走上这条路就会发现瓶颈永远是参数高温区的迁移率数据、封装内部的绑定线长度、散热器与模块之间的动态接触热阻……这些数据厂商不会给只能自己测、自己标。做模型之前先把测试台架规划好能省去大半返工时间。第三温度梯度比温度绝对值更值得关注。短路的高温固然危险但管芯内部以及模块间的温度梯度决定了哪些部位先到达材料极限、哪些模块先退化。建模时尽量用能反映空间分布的热模型至少要把管芯层-键合层-基板这几层的温度分层算出来否则连焊料疲劳引起的热阻变化都体现不出来。第四模型搭建不是一锤子买卖。随着器件批次更新、封装形式改变、散热方案调整模型参数必须跟着迭代。把参数标定流程固化下来形成每个项目的例行步骤比追求一个万能模型现实得多。这个项目做下来我对并联短路这件事的认识有了根本性变化它不再是试验台上一声闷响的期待与恐惧而是可以像计算电网潮流一样被预演、被量化、被优化。希望这篇内容能帮你少走一点我在实验室里走过的弯路。