简介本资源是一套基于Xilinx FPGA的高精度时间数字转换器TDC工程实现方案面向数字电路设计、高速信号测量与精密计时领域的FPGA开发工程师及研究生解决传统TDC在分辨率与延迟误差之间的性能瓶颈问题。方案创新性地调用Carry4原语构建超高速计数链路充分发挥其四级进位结构带来的低延迟、高稳定性优势显著提升时间间隔量化精度。压缩包共338个文件涵盖28个Verilog源码含TDC核心逻辑与Carry4实例化模块、27个sdb调试数据库、25个txt说明文档、20个XML约束与报告文件、19个RST仿真脚本及10个DCP综合结果文件等完整覆盖Vivado全流程——从RTL设计、约束编写、仿真验证到比特流生成与硬件测试另有多个.bat和.tcl自动化脚本如compile.bat、simulate.bat、runme.bat支撑一键编译与仿真。资源包大小为11.39MB目录结构规范含bit下载文件与xsim仿真配置已有208人学习下载可直接复用于高精度时间戳采集、TOF测距或PLL相位噪声分析等实际项目。 做FPGA时间测量的工程师基本都绕不开一个词TDC。TDCTime-to-Digital Converter本质就是一把数字化的时间尺子把两路信号之间的时间间隔量化成二进制码。量程可能从几十纳秒到几毫秒分辨率却常常要做到几十皮秒甚至更低。在FPGA里实现高分辨率TDC最经典的手段就是用Xilinx的Carry4进位链做抽头延迟线。我见过不少新手第一步就栽在“到底选什么方案”上纠结计数法、延迟链还是外购TDC芯片其实只要抓住需求里的分辨率和动态范围答案往往很明确。这篇文章我会把Carry4 TDC的原理、代码、约束、标定和踩坑经验一次性讲透适合正在做精密时间测量、激光雷达、高能物理数据处理或者打算在FPGA里实现高精度时间戳功能的同学参考。1. TDC方案选型为什么说Carry4是FPGA里的首选1.1 TDC要解决的核心问题与常见方案对比TDC做的事情说白了就是把连续时间离散化。一个最简单的时间测量需求可能是这样的有一个START信号隔了一段不确定的时间后来了一个STOP信号你需要在系统里把这个时间间隔量出来。常规做法是用一个高频计数器数两个事件之间过了多少个时钟周期。这种方式实现简单但分辨率直接被时钟频率卡死。就算你在FPGA里把时钟跑到500MHz一个周期也有2ns对于很多物理实验、激光测距、PET探测器来说完全不够用。把时钟频率再往高推FPGA内部逻辑的时序收敛会变得非常痛苦而且功耗和发热也会上来。除了计数器法还有几种常见思路。多相时钟采样法利用多个不同相位的时钟一起来采样事件理论上能把分辨率做到亚纳秒但需要PLL输出多路相位严格对齐的时钟布线约束非常苛刻。专用TDC芯片是目前商用的高精度方案例如TDC7200这类芯片能做到几十皮秒的分辨率但缺点也很明显通道数固定、不能灵活嵌入到FPGA数据链路中、外接芯片会引入额外的延迟和成本。当你需要多通道、低延迟、和采集系统无缝集成时专用芯片并不是最优解。Carry4延迟线法刚好在这几条路之间找到了一个平衡点。它利用Xilinx FPGA内部CARRY4自带的快速进位传播路径搭一条抽头延迟线信号从一端进入延迟线各节点的状态在采样时钟沿被锁存出来再通过编码得到信号传播到哪一级从而反推时间信息。分辨率的量级可以做到十几到几十皮秒而且不占用额外的外部器件FPGA内部就能完成。下面是几种方案的直观对比。方案可达分辨率动态范围成本实现复杂度常见场景高频计数器1~10ns大取决于计数器位宽低成本很简单系统粗定时、事件间隔粗测多相时钟采样亚纳秒~百皮秒受时钟约束低较高高速数据采集、示波器时基专用TDC芯片几十皮秒~几皮秒由芯片决定较高中等精密仪器、物理实验小通道数Carry4抽头延迟线5~50ps可配置取决于链长度低利用FPGA资源中等偏高FPGA内高精度时间戳、多通道时间测量这个表格不是让你直接照搬结论而是给你一个判断框架如果项目只需要纳秒级精度老老实实用计数器最省事如果精度要求到了百皮秒以下同时还要多通道和大数据量吞吐Carry4延迟线几乎是FPGA平台上的最优选择。1.2 Carry4凭什么能当延迟数字转换器很多人第一次听“用Carry4做延迟线”的时候都会愣一下Carry4不是做加法进位用的吗怎么还能测时间其实它的本质是一种非常短的专用传播路径。在Xilinx 7系列FPGA的每个SLICE里都放了一个CARRY4原语这个原语本身就是给加法器、比较器等算术逻辑做快速进位传播的。因为它走的是专用进位链不经过通用的可编程互连矩阵所以路径非常短延迟也极其稳定。CARRY4内部有四个进位段每个进位段本质上是一个快速MUX。当你想让信号一路传下去的时候只需要把S端口全置为1DI端口全置为0进位输入CI就会沿着CO0、CO1、CO2、CO3一路“穿”过去。这样一级CARRY4就变成了四个级联的延迟单元每个延迟单元的延迟只跟晶体管的传播延时有关通常能做到十几到几十皮秒这个量级。更关键的是FPGA的SLICE在物理排列上是规则矩阵CARRY4可以沿着同一列向上或向下不断级联形成一条垂直走向的、密集的延迟链。这种规则性让延迟链的物理布局非常可控也为后面做定位约束打下了基础。与之对比如果你用普通的LUT或逻辑门做延迟单元由于可编程互连矩阵的布线延迟不可控你很难保证每一级的延迟大小也很难保证整条链的路由不被打乱。CARRY4的专用进位路径是芯片在设计时就优化过的绕过互连矩阵延迟一致性远超普通逻辑门。所以我说Carry4是FPGA内部最适合做细粒度延迟测量的结构没有之一。1.3 什么项目真正需要这种TDC不是所有项目都需要皮秒级时间测量但真有需要的时候Carry4 TDC几乎是绕不开的方案。我简单列几个典型场景。第一是PET正电子发射断层扫描设备探测器需要精确测量两个伽马光子到达时间的差用来计算湮灭位置时间分辨率直接决定图像质量。第二是激光雷达的飞行时间测距皮秒级时间分辨率对应毫米级距离分辨率这类系统通常同时要处理几十个通道的激光回波信号FPGA做TDC阵列非常合适。第三是数字示波器和逻辑分析仪触发事件需要精确定位到时钟周期内部国产中高端示波器里也大量采用这种方案。第四是高能物理实验的探测器读出系统粒子事例到达时间戳往往需要分包给成百上千个通道每个通道一个独立TDC。这些场景有几个共同点通道数多、需要和高速数据采集链路无缝集成、对成本敏感、不能外挂大量专用芯片。Carry4 TDC正好能把时间测量单元直接嵌进采集逻辑里IO和存储都是现成的所以工程上非常讨喜。2. 吃透原理CARRY4延迟链的工作机制与精度边界2.1 从进位传播到抽头延迟一级CARRY4怎么变成四个抽头理解了CARRY4为什么适合做延迟线之后我们再深入进去看它的工作机制。一个CARRY4原语有这些关键端口CI是进位输入CYINIT是进位链的起点DI[3:0]是数据输入S[3:0]是函数选择输入CO[3:0]是进位输出O[3:0]是算术运算结果输出。在做加法时DI和S分别对应被加数和加数的某种逻辑组合CO传递进位。但我们的目标是让信号最快地通过所以把S[3:0]固定为4b1111DI[3:0]固定为4b0000这时候输出CO[0]CICO[1]CO[0]CO[2]CO[1]CO[3]CO[2]。相当于信号从CI进来之后依次经过四个抽头CO[0]到CO[3]输出。每个CO抽头都接到一个D触发器上所有触发器共用一个采样时钟。当复位后延迟线里没有信号触发器的锁存值全是0。START信号进入链后开始往前传播在某个采样时钟上升沿到来时信号已经传播到链条的某个位置传播经过的抽头输出为1还没传播到的位置输出为0。这样我们就把一个模拟的时间信息转成了一串数字的“温度计码”。问题变成了这串码的边沿到底在哪一级以及这一级对应的时间是多少皮秒。为了把链级联得更长第一级CARRY4的CO[3]需要接到下一级CARRY4的CI。这样一级一级接下去就能形成一条任意长度的延迟链。理论上每增加一个CARRY4就多了4个抽头而7系列FPGA的SLICE在物理上垂直排列CARRY4之间的走线距离非常短所以级联的额外延迟主要是一小段专用互连而不是经过通用布线池。这也是为什么Carry4延迟链能够保持低延迟和高一致性的根本原因。2.2 抽头延迟为什么不均匀内部延迟与布线延迟的博弈理想情况下我们希望每个抽头的时间宽度一模一样这样编码后直接乘以一个常数就是时间。但实际做出来你会发现抽头和抽头之间的延迟差得很不均匀。CARRY4内部CO0到CO1、CO1到CO2、CO2到CO3这几个相邻抽头的传播路径非常短可能只有十几皮秒而CO[3]传到下一级CARRY4的CI时会经过一小段垂直布线资源这段路径相对长一些延迟可能到几十甚至上百皮秒。结果就是整条链的延迟分布呈现出一种“内部紧凑、跨级跳变”的形态。这个不均匀问题不会让你做不成TDC但你不能忽略它。直接拿一个均匀延迟值去换算时间会带来很大的线性误差尤其是INL会变得很难看。正确的做法是接受不均匀的现实通过码密度标定把每一个抽头的实际时间宽度测出来建成查找表之后再换算。抽头延迟不均匀由工艺、温度、电压共同决定但对于同一条链、一个固定的工作环境来说它是相对稳定的。只要你标定做得够细时间测量的线性度是可以做到相当不错的。需要注意的另一件事是抽头延迟的“非单调性”。有时候由于布线或者时钟偏斜的影响某个抽头的等效时间宽度甚至可能是负的也就是说信号名义上经过了这个抽头但对应的时间反而变短了。这种情况在极端布局下会出现一旦出现编码和标定都会变得很麻烦。所以从设计阶段就要尽量保证延迟链物理排列整齐避免走线绕路和跨区域布线。2.3 分辨率、动态范围与量化误差的预估公式在设计之前你最好先估算一下这条链大概需要多长。假设平均每个抽头的时间宽度是25ps那么100个CARRY4可以提供400个抽头动态范围大约是400×25ps10ns。如果你要覆盖一个150MHz时钟周期约6.67ns那400个抽头够用如果工作时钟降到50MHz一个周期20ns同样400个抽头就不够了得加长链或者换更低的分辨率策略。动态范围的计算公式很简单动态范围 抽头数 × 每抽头平均延迟。而单次测量的理论量化误差理想情况下是σ ≈ LSB/√12这里LSB是平均抽头宽度。抽头越宽量化噪声越大。比如平均抽头宽度20ps量化噪声大概是6ps左右。当然这只是理论下限实际还会叠加采样时钟抖动、电源噪声、标定误差等因素最终单发精度通常在10-30ps这个量级。分辨率高不高除了看平均LSB还要看LSB的离散程度。假设你测得某个抽头只有5ps而相邻抽头有60ps那你实际可分辨能力会受最大值限制。所以标定之后你需要检查整条链的DNL微分非线性和INL积分非线性如果发现某个区域畸变特别严重可能需要从布局上调整或者干脆把那一段从量程里剔掉。说白了Carry4 TDC是一把“非等分”的尺子写代码之前就得有心理准备。3. 实操Vivado里实现Carry4 TDC的全过程3.1 延迟链RTL原语例化、采样FF和参数选择在Vivado中搭建Carry4 TDC的第一步就是直接例化CARRY4原语。用原语而不是靠综合器自动推断是为了让每一级CARRY4的位置和连接关系完全可控避免综合器随意重组逻辑。先看核心延迟链模块的Verilog示意代码。// tdc_carry4_chain.v timescale 1ns / 1ps module tdc_carry4_chain #( parameter CHAIN_CARRY4 64 // 使用64个CARRY4共256个抽头 )( input wire start_pulse, // 待测START信号送入延迟链 input wire clk, // 采样时钟建议200MHz以上 output reg [CHAIN_CARRY4*4-1:0] taps // 锁存后的抽头输出 ); wire [CHAIN_CARRY4*4-1:0] carry_co; genvar i; generate for (i 0; i CHAIN_CARRY4; i i 1) begin : gen_chain wire local_ci (i 0) ? start_pulse : carry_co[i*4-1]; CARRY4 #( .INIT(4b0000) ) u_carry4 ( .CO(carry_co[i*4 : 4]), .O(), .CI(local_ci), .CYINIT(1b0), .DI(4b0000), .S(4b1111) ); always (posedge clk) begin taps[i*4 : 4] carry_co[i*4 : 4]; end end endgenerate endmodule这段代码有几个关键点要解释清楚。第一第一级的输入我选择了接CI也就是把start_pulse送到第一级CARRY4的CI端口后面每一级都从上一级的CO[3]接过来了。CYINIT固定为0它只在链的起点有意义。第二S固定为全1、DI固定为全0这样才能让进位信号无修改地穿过去。第三每个CO输出在generate循环里生成一个独立的always块锁存综合后每个抽头就是一个FDRE触发器。如果对采样触发器的位置有更高要求可以进一步把FDRE原语也例化出来并和对应的CARRY4放在同一个SLICE里只不过代码会啰嗦很多。有一点要特别提醒taps里每一位都要加DONT_TOUCH约束否则综合器可能认为某些抽头是冗余逻辑直接给你优化掉。这个问题我后面在调试章节会重点说。3.2 边沿编码和气泡去除逻辑延迟链锁存出来的是温度计码但你不能直接拿它查表。由于采样触发器建立时间不一致、布线延迟微小差异等原因温度计码中经常会出现“气泡”也就是本应该是连续1的区域中间冒出一个0比如1110111这种。处理气泡最简单有效的方法是相邻三位多数表决。对每一位把它的前一位、本位、后一位放在一起取多数这样单个孤立气泡就会被修掉。下面是一个可综合的编码模块示例。// tdc_encoder.v module tdc_encoder #( parameter TAPS_NUM 256 )( input wire [TAPS_NUM-1:0] taps_raw, output reg [$clog2(TAPS_NUM)-1:0] edge_pos ); reg [TAPS_NUM-1:0] taps_clean; reg found; integer i; // 相邻三位多数表决消除单点气泡 always (*) begin for (i 1; i TAPS_NUM-1; i i 1) taps_clean[i] (taps_raw[i-1] taps_raw[i]) | (taps_raw[i-1] taps_raw[i1]) | (taps_raw[i] taps_raw[i1]); taps_clean[0] taps_raw[0]; taps_clean[TAPS_NUM-1] taps_raw[TAPS_NUM-1]; end // 从低到高找第一个0-1边沿得到信号传播到的位置 always (*) begin edge_pos 0; found 1b0; for (i 0; i TAPS_NUM-1; i i 1) begin if (!found taps_clean[i] 1b0 taps_clean[i1] 1b1) begin edge_pos i[$clog2(TAPS_NUM)-1:0]; found 1b1; end end end endmodule这里我找的是0到1本文还有配套的精品资源点击获取 FPGA高精度时间测量揭秘：Carry4 TDC原理、实现与标定
简介本资源是一套基于Xilinx FPGA的高精度时间数字转换器TDC工程实现方案面向数字电路设计、高速信号测量与精密计时领域的FPGA开发工程师及研究生解决传统TDC在分辨率与延迟误差之间的性能瓶颈问题。方案创新性地调用Carry4原语构建超高速计数链路充分发挥其四级进位结构带来的低延迟、高稳定性优势显著提升时间间隔量化精度。压缩包共338个文件涵盖28个Verilog源码含TDC核心逻辑与Carry4实例化模块、27个sdb调试数据库、25个txt说明文档、20个XML约束与报告文件、19个RST仿真脚本及10个DCP综合结果文件等完整覆盖Vivado全流程——从RTL设计、约束编写、仿真验证到比特流生成与硬件测试另有多个.bat和.tcl自动化脚本如compile.bat、simulate.bat、runme.bat支撑一键编译与仿真。资源包大小为11.39MB目录结构规范含bit下载文件与xsim仿真配置已有208人学习下载可直接复用于高精度时间戳采集、TOF测距或PLL相位噪声分析等实际项目。 做FPGA时间测量的工程师基本都绕不开一个词TDC。TDCTime-to-Digital Converter本质就是一把数字化的时间尺子把两路信号之间的时间间隔量化成二进制码。量程可能从几十纳秒到几毫秒分辨率却常常要做到几十皮秒甚至更低。在FPGA里实现高分辨率TDC最经典的手段就是用Xilinx的Carry4进位链做抽头延迟线。我见过不少新手第一步就栽在“到底选什么方案”上纠结计数法、延迟链还是外购TDC芯片其实只要抓住需求里的分辨率和动态范围答案往往很明确。这篇文章我会把Carry4 TDC的原理、代码、约束、标定和踩坑经验一次性讲透适合正在做精密时间测量、激光雷达、高能物理数据处理或者打算在FPGA里实现高精度时间戳功能的同学参考。1. TDC方案选型为什么说Carry4是FPGA里的首选1.1 TDC要解决的核心问题与常见方案对比TDC做的事情说白了就是把连续时间离散化。一个最简单的时间测量需求可能是这样的有一个START信号隔了一段不确定的时间后来了一个STOP信号你需要在系统里把这个时间间隔量出来。常规做法是用一个高频计数器数两个事件之间过了多少个时钟周期。这种方式实现简单但分辨率直接被时钟频率卡死。就算你在FPGA里把时钟跑到500MHz一个周期也有2ns对于很多物理实验、激光测距、PET探测器来说完全不够用。把时钟频率再往高推FPGA内部逻辑的时序收敛会变得非常痛苦而且功耗和发热也会上来。除了计数器法还有几种常见思路。多相时钟采样法利用多个不同相位的时钟一起来采样事件理论上能把分辨率做到亚纳秒但需要PLL输出多路相位严格对齐的时钟布线约束非常苛刻。专用TDC芯片是目前商用的高精度方案例如TDC7200这类芯片能做到几十皮秒的分辨率但缺点也很明显通道数固定、不能灵活嵌入到FPGA数据链路中、外接芯片会引入额外的延迟和成本。当你需要多通道、低延迟、和采集系统无缝集成时专用芯片并不是最优解。Carry4延迟线法刚好在这几条路之间找到了一个平衡点。它利用Xilinx FPGA内部CARRY4自带的快速进位传播路径搭一条抽头延迟线信号从一端进入延迟线各节点的状态在采样时钟沿被锁存出来再通过编码得到信号传播到哪一级从而反推时间信息。分辨率的量级可以做到十几到几十皮秒而且不占用额外的外部器件FPGA内部就能完成。下面是几种方案的直观对比。方案可达分辨率动态范围成本实现复杂度常见场景高频计数器1~10ns大取决于计数器位宽低成本很简单系统粗定时、事件间隔粗测多相时钟采样亚纳秒~百皮秒受时钟约束低较高高速数据采集、示波器时基专用TDC芯片几十皮秒~几皮秒由芯片决定较高中等精密仪器、物理实验小通道数Carry4抽头延迟线5~50ps可配置取决于链长度低利用FPGA资源中等偏高FPGA内高精度时间戳、多通道时间测量这个表格不是让你直接照搬结论而是给你一个判断框架如果项目只需要纳秒级精度老老实实用计数器最省事如果精度要求到了百皮秒以下同时还要多通道和大数据量吞吐Carry4延迟线几乎是FPGA平台上的最优选择。1.2 Carry4凭什么能当延迟数字转换器很多人第一次听“用Carry4做延迟线”的时候都会愣一下Carry4不是做加法进位用的吗怎么还能测时间其实它的本质是一种非常短的专用传播路径。在Xilinx 7系列FPGA的每个SLICE里都放了一个CARRY4原语这个原语本身就是给加法器、比较器等算术逻辑做快速进位传播的。因为它走的是专用进位链不经过通用的可编程互连矩阵所以路径非常短延迟也极其稳定。CARRY4内部有四个进位段每个进位段本质上是一个快速MUX。当你想让信号一路传下去的时候只需要把S端口全置为1DI端口全置为0进位输入CI就会沿着CO0、CO1、CO2、CO3一路“穿”过去。这样一级CARRY4就变成了四个级联的延迟单元每个延迟单元的延迟只跟晶体管的传播延时有关通常能做到十几到几十皮秒这个量级。更关键的是FPGA的SLICE在物理排列上是规则矩阵CARRY4可以沿着同一列向上或向下不断级联形成一条垂直走向的、密集的延迟链。这种规则性让延迟链的物理布局非常可控也为后面做定位约束打下了基础。与之对比如果你用普通的LUT或逻辑门做延迟单元由于可编程互连矩阵的布线延迟不可控你很难保证每一级的延迟大小也很难保证整条链的路由不被打乱。CARRY4的专用进位路径是芯片在设计时就优化过的绕过互连矩阵延迟一致性远超普通逻辑门。所以我说Carry4是FPGA内部最适合做细粒度延迟测量的结构没有之一。1.3 什么项目真正需要这种TDC不是所有项目都需要皮秒级时间测量但真有需要的时候Carry4 TDC几乎是绕不开的方案。我简单列几个典型场景。第一是PET正电子发射断层扫描设备探测器需要精确测量两个伽马光子到达时间的差用来计算湮灭位置时间分辨率直接决定图像质量。第二是激光雷达的飞行时间测距皮秒级时间分辨率对应毫米级距离分辨率这类系统通常同时要处理几十个通道的激光回波信号FPGA做TDC阵列非常合适。第三是数字示波器和逻辑分析仪触发事件需要精确定位到时钟周期内部国产中高端示波器里也大量采用这种方案。第四是高能物理实验的探测器读出系统粒子事例到达时间戳往往需要分包给成百上千个通道每个通道一个独立TDC。这些场景有几个共同点通道数多、需要和高速数据采集链路无缝集成、对成本敏感、不能外挂大量专用芯片。Carry4 TDC正好能把时间测量单元直接嵌进采集逻辑里IO和存储都是现成的所以工程上非常讨喜。2. 吃透原理CARRY4延迟链的工作机制与精度边界2.1 从进位传播到抽头延迟一级CARRY4怎么变成四个抽头理解了CARRY4为什么适合做延迟线之后我们再深入进去看它的工作机制。一个CARRY4原语有这些关键端口CI是进位输入CYINIT是进位链的起点DI[3:0]是数据输入S[3:0]是函数选择输入CO[3:0]是进位输出O[3:0]是算术运算结果输出。在做加法时DI和S分别对应被加数和加数的某种逻辑组合CO传递进位。但我们的目标是让信号最快地通过所以把S[3:0]固定为4b1111DI[3:0]固定为4b0000这时候输出CO[0]CICO[1]CO[0]CO[2]CO[1]CO[3]CO[2]。相当于信号从CI进来之后依次经过四个抽头CO[0]到CO[3]输出。每个CO抽头都接到一个D触发器上所有触发器共用一个采样时钟。当复位后延迟线里没有信号触发器的锁存值全是0。START信号进入链后开始往前传播在某个采样时钟上升沿到来时信号已经传播到链条的某个位置传播经过的抽头输出为1还没传播到的位置输出为0。这样我们就把一个模拟的时间信息转成了一串数字的“温度计码”。问题变成了这串码的边沿到底在哪一级以及这一级对应的时间是多少皮秒。为了把链级联得更长第一级CARRY4的CO[3]需要接到下一级CARRY4的CI。这样一级一级接下去就能形成一条任意长度的延迟链。理论上每增加一个CARRY4就多了4个抽头而7系列FPGA的SLICE在物理上垂直排列CARRY4之间的走线距离非常短所以级联的额外延迟主要是一小段专用互连而不是经过通用布线池。这也是为什么Carry4延迟链能够保持低延迟和高一致性的根本原因。2.2 抽头延迟为什么不均匀内部延迟与布线延迟的博弈理想情况下我们希望每个抽头的时间宽度一模一样这样编码后直接乘以一个常数就是时间。但实际做出来你会发现抽头和抽头之间的延迟差得很不均匀。CARRY4内部CO0到CO1、CO1到CO2、CO2到CO3这几个相邻抽头的传播路径非常短可能只有十几皮秒而CO[3]传到下一级CARRY4的CI时会经过一小段垂直布线资源这段路径相对长一些延迟可能到几十甚至上百皮秒。结果就是整条链的延迟分布呈现出一种“内部紧凑、跨级跳变”的形态。这个不均匀问题不会让你做不成TDC但你不能忽略它。直接拿一个均匀延迟值去换算时间会带来很大的线性误差尤其是INL会变得很难看。正确的做法是接受不均匀的现实通过码密度标定把每一个抽头的实际时间宽度测出来建成查找表之后再换算。抽头延迟不均匀由工艺、温度、电压共同决定但对于同一条链、一个固定的工作环境来说它是相对稳定的。只要你标定做得够细时间测量的线性度是可以做到相当不错的。需要注意的另一件事是抽头延迟的“非单调性”。有时候由于布线或者时钟偏斜的影响某个抽头的等效时间宽度甚至可能是负的也就是说信号名义上经过了这个抽头但对应的时间反而变短了。这种情况在极端布局下会出现一旦出现编码和标定都会变得很麻烦。所以从设计阶段就要尽量保证延迟链物理排列整齐避免走线绕路和跨区域布线。2.3 分辨率、动态范围与量化误差的预估公式在设计之前你最好先估算一下这条链大概需要多长。假设平均每个抽头的时间宽度是25ps那么100个CARRY4可以提供400个抽头动态范围大约是400×25ps10ns。如果你要覆盖一个150MHz时钟周期约6.67ns那400个抽头够用如果工作时钟降到50MHz一个周期20ns同样400个抽头就不够了得加长链或者换更低的分辨率策略。动态范围的计算公式很简单动态范围 抽头数 × 每抽头平均延迟。而单次测量的理论量化误差理想情况下是σ ≈ LSB/√12这里LSB是平均抽头宽度。抽头越宽量化噪声越大。比如平均抽头宽度20ps量化噪声大概是6ps左右。当然这只是理论下限实际还会叠加采样时钟抖动、电源噪声、标定误差等因素最终单发精度通常在10-30ps这个量级。分辨率高不高除了看平均LSB还要看LSB的离散程度。假设你测得某个抽头只有5ps而相邻抽头有60ps那你实际可分辨能力会受最大值限制。所以标定之后你需要检查整条链的DNL微分非线性和INL积分非线性如果发现某个区域畸变特别严重可能需要从布局上调整或者干脆把那一段从量程里剔掉。说白了Carry4 TDC是一把“非等分”的尺子写代码之前就得有心理准备。3. 实操Vivado里实现Carry4 TDC的全过程3.1 延迟链RTL原语例化、采样FF和参数选择在Vivado中搭建Carry4 TDC的第一步就是直接例化CARRY4原语。用原语而不是靠综合器自动推断是为了让每一级CARRY4的位置和连接关系完全可控避免综合器随意重组逻辑。先看核心延迟链模块的Verilog示意代码。// tdc_carry4_chain.v timescale 1ns / 1ps module tdc_carry4_chain #( parameter CHAIN_CARRY4 64 // 使用64个CARRY4共256个抽头 )( input wire start_pulse, // 待测START信号送入延迟链 input wire clk, // 采样时钟建议200MHz以上 output reg [CHAIN_CARRY4*4-1:0] taps // 锁存后的抽头输出 ); wire [CHAIN_CARRY4*4-1:0] carry_co; genvar i; generate for (i 0; i CHAIN_CARRY4; i i 1) begin : gen_chain wire local_ci (i 0) ? start_pulse : carry_co[i*4-1]; CARRY4 #( .INIT(4b0000) ) u_carry4 ( .CO(carry_co[i*4 : 4]), .O(), .CI(local_ci), .CYINIT(1b0), .DI(4b0000), .S(4b1111) ); always (posedge clk) begin taps[i*4 : 4] carry_co[i*4 : 4]; end end endgenerate endmodule这段代码有几个关键点要解释清楚。第一第一级的输入我选择了接CI也就是把start_pulse送到第一级CARRY4的CI端口后面每一级都从上一级的CO[3]接过来了。CYINIT固定为0它只在链的起点有意义。第二S固定为全1、DI固定为全0这样才能让进位信号无修改地穿过去。第三每个CO输出在generate循环里生成一个独立的always块锁存综合后每个抽头就是一个FDRE触发器。如果对采样触发器的位置有更高要求可以进一步把FDRE原语也例化出来并和对应的CARRY4放在同一个SLICE里只不过代码会啰嗦很多。有一点要特别提醒taps里每一位都要加DONT_TOUCH约束否则综合器可能认为某些抽头是冗余逻辑直接给你优化掉。这个问题我后面在调试章节会重点说。3.2 边沿编码和气泡去除逻辑延迟链锁存出来的是温度计码但你不能直接拿它查表。由于采样触发器建立时间不一致、布线延迟微小差异等原因温度计码中经常会出现“气泡”也就是本应该是连续1的区域中间冒出一个0比如1110111这种。处理气泡最简单有效的方法是相邻三位多数表决。对每一位把它的前一位、本位、后一位放在一起取多数这样单个孤立气泡就会被修掉。下面是一个可综合的编码模块示例。// tdc_encoder.v module tdc_encoder #( parameter TAPS_NUM 256 )( input wire [TAPS_NUM-1:0] taps_raw, output reg [$clog2(TAPS_NUM)-1:0] edge_pos ); reg [TAPS_NUM-1:0] taps_clean; reg found; integer i; // 相邻三位多数表决消除单点气泡 always (*) begin for (i 1; i TAPS_NUM-1; i i 1) taps_clean[i] (taps_raw[i-1] taps_raw[i]) | (taps_raw[i-1] taps_raw[i1]) | (taps_raw[i] taps_raw[i1]); taps_clean[0] taps_raw[0]; taps_clean[TAPS_NUM-1] taps_raw[TAPS_NUM-1]; end // 从低到高找第一个0-1边沿得到信号传播到的位置 always (*) begin edge_pos 0; found 1b0; for (i 0; i TAPS_NUM-1; i i 1) begin if (!found taps_clean[i] 1b0 taps_clean[i1] 1b1) begin edge_pos i[$clog2(TAPS_NUM)-1:0]; found 1b1; end end end endmodule这里我找的是0到1本文还有配套的精品资源点击获取