简介本资源是一套面向FPGA初学者与数字电路实践者的频率测量系统完整工程基于Xilinx EGO1开发板实现适用于数字逻辑设计、时序分析及嵌入式测控类课程实验与课程设计。工程采用Verilog HDL编写集成测频核心模块、分频控制、数码管动态扫描显示及顶层约束文件开箱即用无需额外修改即可在Vivado 2018.3及以上版本中综合、实现并下载运行。压缩包共229个文件涵盖10个关键Verilog源文件.v、2个引脚约束文件.xdc、75个Vivado生成的XML报告与日志、12个综合/实现报告.rpt、10个仿真数据库.wdb及多个自动化脚本.bat/.tcl结构规范便于理解工程构建流程与调试机制。已有955人学习下载配套bit文件与可执行仿真脚本simulate.bat等显著降低上手门槛特别适合掌握FPGA测频原理、时钟域切换处理及硬件调试全流程的实践需求。 做FPGA频率计这个项目源于一次实验课需要快速测一块板卡的时钟频率。手边没频率计就用EGO1开发板加上Vivado环境写了一套基于Verilog的等精度频率计工程下载就能直接用。这篇文章把设计原理、代码结构、Vivado工程搭建步骤和调试中踩过的坑完整记录下来既是为自己留档也给做课程设计、搞FPGA入门的朋友一份可以直接抄作业的参考。工程包里的核心文件不复杂但把门控逻辑、双计数器、BCD转换和数码管驱动全串起来之后实测效果比我想象中稳定不少。低频段能测到1Hz左右高频段可以顶到几十MHz而且整个测频过程没有使用任何IP核纯Verilog写完直接综合。下面我从为什么要这么设计开始一步步拆开讲清楚。1. 先搞清楚频率计怎么测才准1.1 三种测频方法的取舍做频率计之前必须先想明白一个问题你打算用什么方式去测量频率我见过不少初学者上来就写一个“1秒闸门数脉冲”的逻辑代码很简单但误差控制得很粗糙。这种方式叫直接计数法原理是固定一个闸门时间比如1秒数这个时间内被测信号有多少个上升沿。如果被测信号是1MHz闸门刚好1秒数出来的结果就接近1000000看起来没问题。问题在于闸门信号本身和被测信号是完全异步的。换句话说闸门打开和关闭的时刻不一定正好落在被测信号的上升沿上。如果被测信号在闸门关闭前只来了999999.5个周期计数器会怎么处理它要么数到999999要么数到1000000这就是所谓的±1计数误差。对低频信号来说这个误差尤其致命。测一个10Hz的信号1秒闸门数出来可能是9次或者11次误差高达10%。所以直接计数法只适合频率较高、对精度要求不高的场合。还有一种叫测周法思路反过来测量被测信号一个周期有多长然后用周期倒数算出频率。这种方法低频测量精度高但高频时一个周期太短时间测量误差会被放大同样不适合全频段使用。真正工程上常用的是等精度测量法也叫多周期同步测量法。它用被测信号自身的上升沿去同步闸门的打开和关闭保证计数器数到的永远是整数个被测信号周期。这样就消除了被测信号本身的±1误差误差只取决于参考时钟的计数而参考时钟通常是板载的高精度晶振。下图是三种方案的对比方案原理误差特点适用场景直接计数法固定闸门数被测脉冲低频时误差大存在±1误差高频测量、简单演示测周法测量被测信号周期高频时误差大低频高精度测量等精度测量法被测信号同步闸门全频段误差一致且极小宽频段通用频率计这套EGO1工程用的就是等精度测量法它把“低频测不准”和“高频测不稳”这两个痛点同时解决了。1.2 EGO1和Vivado这套组合的底细选EGO1开发板做这个工程原因很直接。EGO1主芯片是Xilinx Artix-7系列具体型号是XC7A35T板上自带50MHz有源晶振、8位数码管、按键、拨码开关、LED灯还预留了扩展IO做频率计实验的所有外设几乎都是现成的。而且Artix-7完全被Vivado的免费WebPACK许可证覆盖不需要额外购买License本文还有配套的精品资源点击获取