1. Part 1 的延续为什么我反复强调真实两个字接触过硬件设计的朋友应该都有这种体会教科书上的原理图干干净净电源轨是完美的直线信号线上不会出现任何毛刺芯片引脚之间的连接井然有序。但你照着画一块板子出来点亮容易真正过认证、量产、现场稳定运行就是另一回事了。Part 1 里我讲了原理图绘制的底层逻辑包括怎么建立元件库、怎么规划页面结构、怎么处理跨页连接符。这次 Part 2 我不打算再讲那些基础操作而是把重点放在真实设计里大家最容易忽略、但恰恰决定项目成败的环节上。简单说Part 1 解决的是怎么把图画出来Part 2 解决的是怎么把图画对、画得能生产、画得经得起折腾。什么叫Real我的理解很朴素不是仿真跑通了就叫 Real不是样板点亮了就叫 Real更不是原理图能导出一份漂亮的 PDF 就叫 Real。Real 意味着这块板子在用户现场连续运行几年不出致命问题意味着产线装配时不会因为封装错位频繁返工意味着换了一个批次元器件之后性能依然稳定。所以这篇文章围绕的主题会有这么几个方向电源系统怎么在原理图阶段就避免隐患信号连接和保护电路怎么设计才算真正可靠接插件和机内连线怎么选型才不给自己挖坑可制造性设计要在原理图阶段注意什么以及最后怎么通过评审机制把问题拦截在投板之前。我默认看这篇文章的读者已经具备基本的原理图绘制能力至少用过 EDA 工具画过简单的板子。如果连网络标签和电源符号都没搞明白建议先补一点基础再看不然很多细节会接不上。另外说一句这篇文章里所有的经验都来自真实项目不是理论推演。我会把当时踩过的坑、查过的资料、最后采用的解决方案都写出来。没有哪个方案是放之四海皆准的但你至少能从里面看到一条遇到类似问题可以怎么想的路径。2. 电源树与去耦电容最容易被低估的两种原理图设计2.1 电源树不是画个拓扑就完事很多原理图的电源部分就是一颗 DCDC 加几颗 LDO然后一堆 0.1uF 电容往电源引脚旁边一放看起来大功告成。这其实是整个原理图设计里隐患最集中的地方。先说电源树。所谓电源树就是整块板子从输入电源开始经过各级变换产生不同电压域、不同电流能力的电源网络最终供给每个负载的过程。画电源树的时候我见到最多的错误就是把所有负载直接挂在一颗 LDO 后面根本不统计电流需求。举一个我早年做过的例子。一块传感器采集板主控是 STM32F103外挂一个 4G 模组、一个 GPS 模组、几个传感器和一个显示屏。最开始我图省事用一颗 3.3V LDO 从 5V 转下来所有负载全挂上去。理论计算大概峰值 400mALDO 标称能到 500mA看起来够。结果真实跑起来4G 模组发射瞬间发射电流能到 2A 级脉冲LDO 直接跌落主控复位。后来老老实实把电源树拆开5V 进来先一颗 DCDC 降到 4V给 4G 模组单独供电再一颗 LDO 从 4V 降到 3.3V 给主控和传感器GPS 模组的供电再加一级 LC 滤波。每一路负载的峰值电流、平均电流、纹波要求全部列成表格再决定用哪颗芯片。所以在原理图阶段第一件事就是把电源树画出来而且不是画一个拓扑图就完了要标注清楚每一路的最大电流、瞬态电流、允许纹波、输入输出电压差甚至要标注你选的那颗电源芯片在对应压差下的最大输出能力。有很多 DCDC 芯片的电流能力是虚标的要仔细看数据手册里的降额曲线。LDO 这种线性稳压器就更要注意压差乘以电流带来的功耗散热条件跟不跟得上。我不知道你们有没有算过这样一笔账5V 输入3.3V 输出电流 300mA压差 1.7V功耗就是 0.51W。一颗 SOT-23 封装的 LDO热阻大概 200°C/W 左右环境温度 50°C 的时候芯片结温能到 152°C直接超规格。这种问题原理图阶段不改等到样机测试时就会怀怀疑疑地发现芯片烫得能煎鸡蛋。2.2 去耦电容的容值选取其实取决于噪声频谱接着说去耦电容。大家从小惯用的套路是每个电源引脚放一颗 100nF有的喜欢再加上一颗 10uF 做储能。这个做法不算错但只能算及格谈不上Real。去耦电容的本质是为芯片提供一个低阻抗的电源回路径。芯片开关瞬间需要很大的瞬态电流如果电源路径的阻抗太高电压就会跌落。电容在这里相当于一个小水库平时存着电荷芯片需要的时候瞬间放出来。那么怎么选电容关键在于你要抑制哪个频段的噪声。100nF即 0.1uF的 MLCC 谐振频率大概在几十兆赫兹到上百兆赫兹适合抑制时钟、总线这类高频噪声。而 10uF 或 22uF 的大电容由于谐振频率更低更适合应对低频段的电压波动比如负载突变引起的低频跌落。如果你主控的频率不高外设接口也不算快100nF 加一个几 uF 储能就够。但如果板子上有 DDR、有高速 USB、有以太网 PHY那就要认真做一下电源阻抗仿真了。至少要根据芯片数据手册里给出的瞬态电流变化率估算需要多少容值才能把电压跌落限制在允许范围之内。还有一个细节是电容的摆放位置。原理图画得再漂亮走线布局不合理也白搭。去耦电容应该尽量靠近芯片的电源引脚而且是电源先经过电容再到芯片引脚让电流路径尽可能短。这个要求在原理图阶段就要通过注释、文字说明写清楚尤其在给 Layout 工程师的设计说明里一定要强调哪些电容是关键去耦必须紧贴对应引脚。容量怎么算简单的估算方法是 ΔV ΔI × Δt / C。假如芯片瞬态电流变化 500mA持续 10ns允许的电压跌落是 100mV那么 C 0.5 × 10e-9 / 0.1 50nF。这里算出来的是底线实际工程上会留 3 到 5 倍余量所以 100nF 就这么来的。如果瞬态电流更大比如某颗射频芯片峰值电流 2A、脉宽 100us、允许跌落 200mVC 2 × 100e-6 / 0.2 1000uF这就不是一颗电容能解决的要考虑多颗大电容并联或者把瞬态电流源头单独隔离。从我在实际项目里的经验来看电源树设计和去耦电容规划两者要一起做。先明确电流再定架构再逐级算电容。很多板子出问题查到最后都是电源设计在将将够用的边缘一旦环境温度变化、元器件个体差异显现就撑不住了。原理图阶段把余量做足后面能省太多事。3. 信号连接与保护电路原理图里的隐性设计3.1 高速信号的原理图预留比你想的更讲究画原理图的时候如果板子上有高速接口很多人就按照参考设计原封不动连线觉得厂商给出电路就不会有错。这话对了一大半剩下的那一小半恰恰是区分能跑和稳定的地方。高速信号的核心不是线能连通而是信号在传输路径上的完整性。这里的传输路径在原理图阶段就决定了它体现为串阻放哪、端接电阻怎么接、差分对中间能否加器件、回流路径是否被过孔割断、阻抗控制要多少欧姆。举个例子一套 RGB 显示屏的 MIPI DSI 接口差分时钟对的数据率可能有 1Gbps 左右。原理图设计时要选择的就不只是哪根线接哪个引脚而是在发送端串一个 0 欧姆电阻预留调试用阻值后期根据信号质量调整差分对之间要不要加共模滤波如果显示屏和数据源之间有较长线缆加共模电感能显著改善 EMI 测试结果但它本身会引入寄生电容和阻抗不连续选型时要看清楚它的共模阻抗曲线和差分阻抗如果有 ESD 防护器件必须选容值足够小的型号。比如对 MIPI 信号来说结电容超过 1pF 基本就别用了否则信号边沿会被拉缓甚至产生误码。很多人在低速信号上用习惯了大电容 ESD 管换到高速信号上没注意结果眼图闭合怎么调都白搭。这一类的设计取舍在原理图上未必有直观体现但你必须通过注释、设计说明把这些信息传递给后续做布局布线的人。像这 4 颗电阻必须靠近连接器放置这颗电容要放在 PHY 芯片和 RJ45 之间这类要求直接在原理图里注明是最高效的沟通方式。再强调一点任何时候都要保留调试用的 0 欧姆电阻位。很多工程师觉得 0 欧姆电阻是多余的放着难看。但信号质量出了问题的时候这 0 欧姆电阻就是你的手术切口可以让信号路径断开、插入调试器件、调整阻抗匹配。我自己的习惯是所有高速接口、电源路径、复位路径都放一个可选的 0 欧姆或者磁珠位成本几乎可忽略但调试时省下的时间远超想象。3.2 IO 保护电路看起来多余关键时刻救命再说 IO 保护。工业产品、车载产品、户外设备都绕不开浪涌、静电、共模干扰这些问题。原理图设计里最常见的错误就是不加保护或者加了保护但参数选错导致保护失效。看一个最基础的场景一块控制板有外部开关量输入比如接了一个外部的机械开关或者接近开关。这种线在工业现场可能长达几十米跟电机线、电源线并行布线的概率极高。雷电感应、电机启停造成的浪涌都会顺着这根线打进控制板。如果你在 MCU 的 GPIO 引脚上直接接一根外部线那第一个雷就可能让主控报废。正确的做法是外部线进来先经过一个串联电阻限流然后接一个 TVS 管到 GND再加一个 RC 滤波最后才进入 MCU。TVS 管的击穿电压要比 MCU 引脚的绝对最大额定值低但又要高于正常信号电压。比如 MCU 的 GPIO 是 3.3V正常工作电压范围 0 到 3.6V那么 TVS 的截止电压Stand-off Voltage选 3.3V 或 3.6V 档位击穿电压 5V 左右钳位电压要保证在任何浪涌电流下不超过 5.5V这样才能把电压钳在 MCU 能承受的范围。这里有一个很多人忽略的细节TVS 管不是一接就完事的它的钳位电压和浪涌电流能力必须和串联电阻配合起来看。串联电阻的阻值越大分压越多TVS 承受的压力越小但信号边沿也会被拉慢。所以实际选型时要在保护力度和信号完整性之间做平衡不能只看单一参数。还有复位电路。MCU 复位引脚外接一只电容到地、一只电阻到电源是标准配置但在工业环境里复位引脚恰恰是最容易受干扰的地方。因为复位引脚的输入阻抗很高外部干扰信号很容易耦合进来造成误复位。我一般会在复位引脚加一个几十纳秒级的 RC 滤波同时串联一个小电阻把高频干扰隔离在芯片外部。如果对复位可靠性要求极高还可以考虑外置复位芯片监测电源电压低于阈值就输出复位信号。保护电路按参考设计照抄的思维惯性很危险。因为参考设计的工作环境是开发板环境干净的电源、良好的接地、周围没有电机和变频器。而你的产品可能被安装在电柜里旁边就是接触器和变频器干扰环境完全不同。原理图阶段就要根据产品的实际工作环境决定保护电路的规格和选型。4. 连接器与接插件选型原理图里最暴露经验的细节4.1 针脚定义原理图的混乱会在产线爆发连接器在原理图里往往是最不起眼的部分很多人觉得这不就是把线拉出来嘛。但实际上连接器选型和引脚定义是决定整块板子装配质量、维护便利性、甚至安全性的关键节点。先讲一个我踩过的坑。有一年做一款数据采集终端板子上需要接一个外置的温湿度传感器我随手选了一个 4 Pin 的 XH2.54 座子。原理图里1 脚定义为 VCC2 脚为信号3 脚为空4 脚为 GND。当时画完觉得没什么问题结果样机装配的时候产线工人拿错线序把传感器线缆反着插进去瞬间冒烟传感器报废了好几颗。这个问题的根源不只是工人不细心而是我的原理图设计没有把防呆、防反接考虑进去。后来我做了三个改动第一把所有外部接口连接器都加上机械防呆设计也就是连接器本身结构上就保证反插不进去比如用带导向槽的型号或者在旁边加防呆柱。第二在原理图的连接器旁边明确标注线序定义和禁止反插的说明哪怕影响图纸整洁也要写。第三在信号路径上增加保护比如传感器 VCC 引脚与 GND 之间跨接一个稍小的稳压管一旦接反优先烧断板上的保险丝或者限流电阻而不是烧到主控或传感器。还有引脚定义本身要尽量遵守业界惯例。比如 I2C 总线SDA 和 SCL 的排列顺序、VCC 和 GND 的相对位置在同一个项目内部要统一。多块板子之间如果互相连接引脚命名一定要和对方板子的原理图对清楚不能只顾自己这边顺眼。我见过一个项目两块板子接口都画的是1: GND, 2: TX, 3: RX, 4: VCC看起来挺对结果一块板子那边的 1 脚定义是 VCC2 脚是 TX3 脚是 RX4 脚是 GND因为其中一块板子的原理图拷贝过来之后引脚顺序被改过没人注意装配时直接烧了一片。对线序这件事光靠眼睛看原理图是不够的必须对照实物或者数据手册逐个确认。4.2 线缆、端子与机械配合原理图要留出余量连接器选型不只是电气上的问题还涉及机械空间、线径、拉力、防护等级。这些信息看似是结构工程师该管的但原理图设计阶段如果完全不管后面一样要翻车。比如一块户外设备的主控板对外接口通过防水航空插头引出。你在原理图里选中了一款 DB9 连接器用电性能完全没问题。但实际装进外壳的时候发现DB9 的外壳尺寸占掉了旁边散热器的位置结构装不上被迫改板。这类问题本来在原理图阶段就可以通过查连接器数据手册里的外形图跟结构工程师沟通确认避免的。另一个容易出问题的是线径和端子孔径的匹配。连接器的端子标称能压 28 到 22 AWG 的线你原理图上连的是某个传感器的电源线但电源线实际外径可能因为绝缘层厚度超标压接后锁不紧。这类问题原理图上看不出来但原理图阶段应该考虑到这条线上要过多少电流来选择连接器触点的额定电流同时在设计说明里标注建议线径让装配的人有据可依。还有一个原则尽量不要在原理图阶段隐藏连接器的型号。很多人画连接器的时候只用了一个矩形框里面写网络标号不写具体型号和料号。等 Layout 的时候才想起要填封装然后临时去查手册。这样做的问题是连接器的电气规格、针脚间距、额定电流如果没有在原理图阶段确认到了布局阶段发现问题时改动的成本就大了好几倍。我的习惯是原理图阶段就把连接器的确切型号、厂牌、封装图、引脚排列全部定下来哪怕这张原理图只做研发内部评审用也要信息完整。4.3 接地和机壳地的处理一个让很多人头疼的问题连接器设计里比较微妙的是接地问题。尤其是金属外壳连接器比如 RJ45、USB、DB9 这些带金属外壳的接口外壳和电路板的 GND 怎么处理有不同流派。我的做法是金属连接器外壳先通过一颗高压电容如 1nF/2kV或者直接通过一个小阻值电阻和一颗电容并联连接到机壳地Chassis GND然后把机壳地和电路板的信号地GND单点相连。这样设计的目的是让外部耦合到连接器外壳的高频噪声在进入信号地之前就被旁路到机壳而不是直接冲到电路板的地平面上避免污染整个信号地。这里要特别小心直接相连和完全隔离两种极端方案。直接相连冲击电流、共模噪声会直接进入信号地完全隔离外壳上积聚的电荷无法泄放触摸起来可能麻手而且在某些安规测试里会变成浮地反而过不了。折中方案适用于大多数产品也就是高频旁路 单点低频连接既能泄放静电和浪涌又不让噪声大面积耦合进信号地。选电容的时候要注意耐压尤其是户外产品雷击浪涌可能达到几千伏如果用了一个耐压 50V 的电容浪涌一来电容先击穿。我一般选 1kV 以上的陶瓷电容有的场合甚至用 2kV具体看产品的目标标准。这个细节原理图上就三颗元件的事但产品在 EMC 实验室里能不能一次通过往往就看这几个位。5. 可制造性设计DFM原理图阶段就要为产线着想5.1 位号、极性标识与丝印小东西大麻烦Real Schematics让我感触最深的其实是可制造性这几个字。一块原理图画得再优雅到了贴片厂那里如果位号重叠、极性标识看不清、封装方向不清楚分分钟被退货。原理图阶段要注意的第一件事是位号Reference Designator。很多 EDA 工具支持自动编号但自动编号出来的位号往往乱序C32 在板子左下角C33 在右上角中间还隔着几十颗电阻。贴片厂的人要根据位号在 PCB 上找对应位置如果位号排列完全没有逻辑生产效率会显著下降也可能导致错贴。我的习惯是画原理图时尽量按功能模块分区摆放元件位号按模块分组或者至少在原理图里通过文字说明告诉 Layout 工程师哪个模块包括哪些位号。极性标识是另一个经常踩坑的点。电解电容、钽电容、二极管、LED这类有极性的元件原理图符号上的极性标注必须清晰。有的 EDA 库里符号画得不规范正极负极标识不明显原理图评审时看不出问题到了产线 AI 检测时才发现方向贴错。更麻烦的是如果原理图库里的极性点跟实际封装的极性点不一致——比如符号上第 1 脚是正极、封装丝印上第 1 脚却是负极——那整批板子都会出现系统性错误而且是原理图评审阶段发现不了的只能等你把样品焊出来试到某个方向性元件烧掉才能暴露。丝印标注也是这个道理。原理图阶段想一下这块板子装配的时候工人需要看到哪些信息把这些信息通过注释或设计说明传递给 Layout。比如电源输入端子旁边标注电压范围、跳线位标注默认状态、测试点标注信号名称这些信息在原理图里写清楚Layout 时才能有意识地在 PCB 上摆好。另外我强烈建议在原理图里做一组装配说明页面用文字格式把板卡的功能、接口定义、特殊安装要求、测试点位置、默认跳线状态全部列出来。这部分内容不参与 Layout但会随整套图纸一起交给生产端对产线帮助极大。我合作过的贴片厂反馈有这种说明的工程文件他们能减少大量的沟通确认成本。5.2 BOM 与封装库原理图导出的物料清单是要直接用于采购的BOMBill of Materials物料清单是原理图的产品化出口。很多人的 BOM 是从 EDA 工具直接导出就发出去里面的料号、厂家、封装、数量全部沿用原理图里的初始值结果采购回来一堆最接近但不完全兼容的物料折腾死备料的人。要检查以下几点料号完整性每一颗元件都要有明确的厂家和料号。只写参数不写料号不算完整因为不同厂家的同参数元件封装、焊盘、热阻、ESR 可能都不一样。比如 10uF/16V/0603 的 MLCC村田、TDK、三星、国巨都有做但容差、温漂特性、直流偏压特性差别很大关键位置用错会直接导致电源纹波超标。替代料问题一颗元件最好在 BOM 里备注至少一个可替代料号但替代料必须在原理图阶段就确认封装和电气参数完全一样不能等到缺货时才临时找。我习惯在原理图注释里直接写primary: XXX / alt: YYY后期导出 BOM 时自动带上。数量余量BOM 里的数量要加上贴片损耗。常规做法是每款阻容按照理论用量加 5% 到 10% 的余量贵重芯片按数量加 1 到 2 颗。具体比例要跟 SMT 厂商确认因为不同设备的损耗率差异很大。封装库的时变性也是一个值得提的点。今天画的封装过两年再翻出来用可能当时对应的器件已经停产替代型号哪怕只是外形尺寸微调就可能导致焊盘不匹配。我见过最离谱的一次是某颗三极管从 SOT-23 改成 SOT-23-3L看起来名字差不多但焊盘间距差了 0.1mm整批板子过回流焊后引脚桥连严重。所以每次复用旧项目的封装都要重新核对当前在采购的物料型号不能默认以前能用现在也能用。5.3 拼板与工艺边原理图阶段就该想好的事拼板设计和工艺边表面上看是 PCB Layout 的范畴但其实原理图阶段就要做决策尤其是板卡上如果有很多对外连接器连接器的伸出方向直接决定了拼板时连接器会不会互相干涉、会不会影响分板工序。我在原理图阶段就会在装配说明页面里画一个粗略的板卡外形示意标注连接器所在边、安装孔位置、是否需要半孔工艺Castellated Holes、是否需要金手指。这些信息看起来跟电路无关但 Layout 工程师拿到原理图后最想问的问题往往就是这些。我甚至会把这块板子计划用什么外壳、连接器伸出外壳多少毫米这种信息也写上虽然此时还没有正式的结构图但至少提供了一个方向避免 Layout 在布局阶段彻底放飞。还有一个细节如果需要做表面贴装的测试点测试点的扇出位置、数量、封装类型也要在原理图里定义好。比如明确的TP1、TP2这样的位号并注明测试点用途和信号来源。等到调试的时候你会发现好的原理图设计会让测试变得非常顺手该测的电源、时钟、关键信号全部都有测试点可以探。6. 原理图评审把问题拦截在投板之前6.1 ERC 之外的人工检查清单现在 EDA 工具都有电气规则检查ERC能查出悬空引脚、短路、单端网络之类的基础问题。但 ERC 查不出的是电路设计是否合理。我自己的经验是原理图评审必须有两层第一层靠工具做电气完整性检查第二层靠人按照经验逐项审查。这块的清单我做了很久慢慢沉淀成了一套固定的流程分享几个核心项电源映射核对每个电源域的电压值、电流能力跟每个负载的功耗需求逐一核对。对照电源树检查每一路。是不是所有电源域都正确连接到了对应的供电引脚有没有某颗芯片的 VDD_IO 电压域接错了时序核对有上电时序要求的芯片FPGA、DDR、某些处理器它的电源时序控制引脚是不是按数据手册要求接的有的需要接 RC 延时有的需要电源监控芯片有的需要软件控制。原理图阶段没做进系统调试时就是无解的谜题。晶振负载电容每一颗晶振的负载电容值是根据晶振本身的负载电容参数计算的。常见的是 8pF 到 22pF 不等配错了频率准确度和起振可靠性都会受影响。而且负载电容实际值要减去 PCB 上引脚的寄生电容一般 1 到 3pF很多人直接用理论值结果频率偏了几十个 ppm。总线上下拉I2C 总线的上拉电阻具体阻值、上拉到的电压域是不是和所有挂载设备兼容如果有新设备加入总线它的漏电流会不会影响原来的上拉分压这些细节在 ERC 中完全不会提示。每项评审都要有人签字负责不能走形式。我见过太多评审会变成大家看一眼没人发言就通过然后投板回来一堆飞线。一张原理图如果自己都不愿意逐项核对就不要指望别人帮你发现问题。6.2 一次真实评审案例复盘连接器引脚调换的完美隐藏讲一个真实案例说明为什么人工检查清单里对照数据手册逐个核对连接器引脚定义是必须的。有一年我们做一块电机驱动板上面用了两个同型号的 2x5 排针一个用于连接编码器一个用于连接霍尔传感器。两个连接器在原理图里都画成了相同的样子网络连接也都看起来对——编码器接口的 1 脚接了 A 相霍尔接口的 1 脚也接了 A 相。但问题在于编码器连接器的物理引脚顺序是1-2-3-4-5 排成一行霍尔连接器因为结构干涉被旋转了 180 度安装。旋转之后原理图里看起来相同的1 脚在实物上位于对角位置。结果就是编码器线插上去能工作霍尔线插上去信号全部反相电机运行异常。这个问题完全由原理图评审会发现的概率其实也很低因为原理图上两个连接器看起来完全一样。真正能拦截它的是评审时对照机械装配图确认每个连接器的物理方向然后在原理图上对这两个连接器的引脚顺序做调整或者在装配说明里明确标注此连接器反向安装。那次之后我给自己定了一条规矩凡是板卡上有多个同型号连接器必须在原理图里对每个连接器的物理方向、线缆定义、防呆方式单独说明哪怕这些连接器电气上完全一致。这就像写代码的时候每个变量要起有意义的名字不能全都叫 temp。评审这件事真正的作用不是找错而是逼着设计者重新梳理一遍自己的思路。很多问题不是别人帮你找到的而是你在准备评审材料的过程中自己突然看出来的。所以我现在的习惯是投板前自己先对着原理图从头到尾讲一遍每个模块的功能和设计理由讲的时候用笔记录下任何讲不清楚需要猜的地方这些就是需要进一步确认的点。7. 原理图版本管理与团队协作Real 项目的时间线7.1 从 Draft 到 Release版本标识不是形式主义原理图的版本管理很多独立开发者和小团队是不太重视的。出了 V1.0 打一次板改一版出 V1.1再打一次一直到最后稳定。但问题在于中间改了什么往往只有画图的人自己记得其他人拿到的永远是当前最新版并不知道上一版为什么改、改了什么。我自己的习惯是每次投板前原理图必须有一个明确的版本号并配一个 Change Log变更记录。变更记录不要只写修改若干元件这种废话要写清楚哪颗元件从什么改成了什么、为什么改。比如U5 由 AO3401 改为 AO3401A原型号停产需评估 Rdson 差异对持续电流的影响这种记录在后续排查问题的时候价值极高。更重要的是每次打板回来的调试过程发现的问题必须回溯到原理图上做标记。找到问题根源后修改原理图并在变更记录里注明Rev A 发现了什么问题、根本原因是什么、Rev B 怎么修的。这样到最后做量产版时你能清晰地看到每一版设计的演进逻辑而不是一团乱麻。7.2 多人协作时书面沟通比口头沟通可靠得多原理图协作最常见的问题是硬件工程师画了一个模块固件工程师说这个 GPIO 我用来做中断需要上拉口头说完就忘了。等画板子的人把板子画出来固件工程师才发现 GPIO 被接到了别的地方再改就成了飞线加堆焊。我建议所有跨职能的设计需求尽量以书面形式落实到原理图或者设计文档里。比如固件需要一颗唤醒引脚、需要某个电平的上电默认状态、需要某个引脚下拉防误触发这些都应该在原理图的网络标签或者注释里体现出来。有个具体做法是每块板子建一份接口定义文档把所有外部接口、关键 GPIO、电平默认状态、时序要求全部列成表格。原理图评审时硬件工程师和固件工程师拿着这份文档逐行核对。别看这个做法朴实它能避免的问题比你想的多得多。8. 最后分享几个原则Real Schematics这两个字我反复提了很多遍最后还是想落到几个可以带走的原则上。第一原理图不是给自己看的是给 Layout 工程师、产线、采购、调试工程师、未来维护的人看的。你画图的时候脑子里始终要装着拿到这张图的人能不能不问你任何问题就把事情做对如果不能那就是图纸信息不完整。第二原理图阶段多花一小时后面省下很可能是几天甚至几周。电源余量、保护电路、连接器防呆、可制造性标注这些在原理图上都是几个元件或几行注释的事但如果漏了等到 PCB 打样回来再改成本完全不是一个量级。第三所有经验形成清单把清单用起来并在每次项目中迭代。我自己的检查清单已经越用越长从最初十几项到现在几十项每个项目可能新增两三项。所谓经验如果只存在脑子里下次该忘还是忘只有落到纸面上、变成流程它才真正属于你的团队。画原理图这件事本身不复杂复杂的是真实项目这四个字背后的各种边界条件。希望这篇 Part 2 能给你一些不同角度的参考。下一次你打开 EDA 工具新建原理图页面的时候可以试着问自己一句如果这块板子要量产一千片现场运行五年我这张图还经得起看吗答案如果是是那这张图就真的 Real 了。 原理图设计实战：电源树、去耦电容与可制造性的关键要点
1. Part 1 的延续为什么我反复强调真实两个字接触过硬件设计的朋友应该都有这种体会教科书上的原理图干干净净电源轨是完美的直线信号线上不会出现任何毛刺芯片引脚之间的连接井然有序。但你照着画一块板子出来点亮容易真正过认证、量产、现场稳定运行就是另一回事了。Part 1 里我讲了原理图绘制的底层逻辑包括怎么建立元件库、怎么规划页面结构、怎么处理跨页连接符。这次 Part 2 我不打算再讲那些基础操作而是把重点放在真实设计里大家最容易忽略、但恰恰决定项目成败的环节上。简单说Part 1 解决的是怎么把图画出来Part 2 解决的是怎么把图画对、画得能生产、画得经得起折腾。什么叫Real我的理解很朴素不是仿真跑通了就叫 Real不是样板点亮了就叫 Real更不是原理图能导出一份漂亮的 PDF 就叫 Real。Real 意味着这块板子在用户现场连续运行几年不出致命问题意味着产线装配时不会因为封装错位频繁返工意味着换了一个批次元器件之后性能依然稳定。所以这篇文章围绕的主题会有这么几个方向电源系统怎么在原理图阶段就避免隐患信号连接和保护电路怎么设计才算真正可靠接插件和机内连线怎么选型才不给自己挖坑可制造性设计要在原理图阶段注意什么以及最后怎么通过评审机制把问题拦截在投板之前。我默认看这篇文章的读者已经具备基本的原理图绘制能力至少用过 EDA 工具画过简单的板子。如果连网络标签和电源符号都没搞明白建议先补一点基础再看不然很多细节会接不上。另外说一句这篇文章里所有的经验都来自真实项目不是理论推演。我会把当时踩过的坑、查过的资料、最后采用的解决方案都写出来。没有哪个方案是放之四海皆准的但你至少能从里面看到一条遇到类似问题可以怎么想的路径。2. 电源树与去耦电容最容易被低估的两种原理图设计2.1 电源树不是画个拓扑就完事很多原理图的电源部分就是一颗 DCDC 加几颗 LDO然后一堆 0.1uF 电容往电源引脚旁边一放看起来大功告成。这其实是整个原理图设计里隐患最集中的地方。先说电源树。所谓电源树就是整块板子从输入电源开始经过各级变换产生不同电压域、不同电流能力的电源网络最终供给每个负载的过程。画电源树的时候我见到最多的错误就是把所有负载直接挂在一颗 LDO 后面根本不统计电流需求。举一个我早年做过的例子。一块传感器采集板主控是 STM32F103外挂一个 4G 模组、一个 GPS 模组、几个传感器和一个显示屏。最开始我图省事用一颗 3.3V LDO 从 5V 转下来所有负载全挂上去。理论计算大概峰值 400mALDO 标称能到 500mA看起来够。结果真实跑起来4G 模组发射瞬间发射电流能到 2A 级脉冲LDO 直接跌落主控复位。后来老老实实把电源树拆开5V 进来先一颗 DCDC 降到 4V给 4G 模组单独供电再一颗 LDO 从 4V 降到 3.3V 给主控和传感器GPS 模组的供电再加一级 LC 滤波。每一路负载的峰值电流、平均电流、纹波要求全部列成表格再决定用哪颗芯片。所以在原理图阶段第一件事就是把电源树画出来而且不是画一个拓扑图就完了要标注清楚每一路的最大电流、瞬态电流、允许纹波、输入输出电压差甚至要标注你选的那颗电源芯片在对应压差下的最大输出能力。有很多 DCDC 芯片的电流能力是虚标的要仔细看数据手册里的降额曲线。LDO 这种线性稳压器就更要注意压差乘以电流带来的功耗散热条件跟不跟得上。我不知道你们有没有算过这样一笔账5V 输入3.3V 输出电流 300mA压差 1.7V功耗就是 0.51W。一颗 SOT-23 封装的 LDO热阻大概 200°C/W 左右环境温度 50°C 的时候芯片结温能到 152°C直接超规格。这种问题原理图阶段不改等到样机测试时就会怀怀疑疑地发现芯片烫得能煎鸡蛋。2.2 去耦电容的容值选取其实取决于噪声频谱接着说去耦电容。大家从小惯用的套路是每个电源引脚放一颗 100nF有的喜欢再加上一颗 10uF 做储能。这个做法不算错但只能算及格谈不上Real。去耦电容的本质是为芯片提供一个低阻抗的电源回路径。芯片开关瞬间需要很大的瞬态电流如果电源路径的阻抗太高电压就会跌落。电容在这里相当于一个小水库平时存着电荷芯片需要的时候瞬间放出来。那么怎么选电容关键在于你要抑制哪个频段的噪声。100nF即 0.1uF的 MLCC 谐振频率大概在几十兆赫兹到上百兆赫兹适合抑制时钟、总线这类高频噪声。而 10uF 或 22uF 的大电容由于谐振频率更低更适合应对低频段的电压波动比如负载突变引起的低频跌落。如果你主控的频率不高外设接口也不算快100nF 加一个几 uF 储能就够。但如果板子上有 DDR、有高速 USB、有以太网 PHY那就要认真做一下电源阻抗仿真了。至少要根据芯片数据手册里给出的瞬态电流变化率估算需要多少容值才能把电压跌落限制在允许范围之内。还有一个细节是电容的摆放位置。原理图画得再漂亮走线布局不合理也白搭。去耦电容应该尽量靠近芯片的电源引脚而且是电源先经过电容再到芯片引脚让电流路径尽可能短。这个要求在原理图阶段就要通过注释、文字说明写清楚尤其在给 Layout 工程师的设计说明里一定要强调哪些电容是关键去耦必须紧贴对应引脚。容量怎么算简单的估算方法是 ΔV ΔI × Δt / C。假如芯片瞬态电流变化 500mA持续 10ns允许的电压跌落是 100mV那么 C 0.5 × 10e-9 / 0.1 50nF。这里算出来的是底线实际工程上会留 3 到 5 倍余量所以 100nF 就这么来的。如果瞬态电流更大比如某颗射频芯片峰值电流 2A、脉宽 100us、允许跌落 200mVC 2 × 100e-6 / 0.2 1000uF这就不是一颗电容能解决的要考虑多颗大电容并联或者把瞬态电流源头单独隔离。从我在实际项目里的经验来看电源树设计和去耦电容规划两者要一起做。先明确电流再定架构再逐级算电容。很多板子出问题查到最后都是电源设计在将将够用的边缘一旦环境温度变化、元器件个体差异显现就撑不住了。原理图阶段把余量做足后面能省太多事。3. 信号连接与保护电路原理图里的隐性设计3.1 高速信号的原理图预留比你想的更讲究画原理图的时候如果板子上有高速接口很多人就按照参考设计原封不动连线觉得厂商给出电路就不会有错。这话对了一大半剩下的那一小半恰恰是区分能跑和稳定的地方。高速信号的核心不是线能连通而是信号在传输路径上的完整性。这里的传输路径在原理图阶段就决定了它体现为串阻放哪、端接电阻怎么接、差分对中间能否加器件、回流路径是否被过孔割断、阻抗控制要多少欧姆。举个例子一套 RGB 显示屏的 MIPI DSI 接口差分时钟对的数据率可能有 1Gbps 左右。原理图设计时要选择的就不只是哪根线接哪个引脚而是在发送端串一个 0 欧姆电阻预留调试用阻值后期根据信号质量调整差分对之间要不要加共模滤波如果显示屏和数据源之间有较长线缆加共模电感能显著改善 EMI 测试结果但它本身会引入寄生电容和阻抗不连续选型时要看清楚它的共模阻抗曲线和差分阻抗如果有 ESD 防护器件必须选容值足够小的型号。比如对 MIPI 信号来说结电容超过 1pF 基本就别用了否则信号边沿会被拉缓甚至产生误码。很多人在低速信号上用习惯了大电容 ESD 管换到高速信号上没注意结果眼图闭合怎么调都白搭。这一类的设计取舍在原理图上未必有直观体现但你必须通过注释、设计说明把这些信息传递给后续做布局布线的人。像这 4 颗电阻必须靠近连接器放置这颗电容要放在 PHY 芯片和 RJ45 之间这类要求直接在原理图里注明是最高效的沟通方式。再强调一点任何时候都要保留调试用的 0 欧姆电阻位。很多工程师觉得 0 欧姆电阻是多余的放着难看。但信号质量出了问题的时候这 0 欧姆电阻就是你的手术切口可以让信号路径断开、插入调试器件、调整阻抗匹配。我自己的习惯是所有高速接口、电源路径、复位路径都放一个可选的 0 欧姆或者磁珠位成本几乎可忽略但调试时省下的时间远超想象。3.2 IO 保护电路看起来多余关键时刻救命再说 IO 保护。工业产品、车载产品、户外设备都绕不开浪涌、静电、共模干扰这些问题。原理图设计里最常见的错误就是不加保护或者加了保护但参数选错导致保护失效。看一个最基础的场景一块控制板有外部开关量输入比如接了一个外部的机械开关或者接近开关。这种线在工业现场可能长达几十米跟电机线、电源线并行布线的概率极高。雷电感应、电机启停造成的浪涌都会顺着这根线打进控制板。如果你在 MCU 的 GPIO 引脚上直接接一根外部线那第一个雷就可能让主控报废。正确的做法是外部线进来先经过一个串联电阻限流然后接一个 TVS 管到 GND再加一个 RC 滤波最后才进入 MCU。TVS 管的击穿电压要比 MCU 引脚的绝对最大额定值低但又要高于正常信号电压。比如 MCU 的 GPIO 是 3.3V正常工作电压范围 0 到 3.6V那么 TVS 的截止电压Stand-off Voltage选 3.3V 或 3.6V 档位击穿电压 5V 左右钳位电压要保证在任何浪涌电流下不超过 5.5V这样才能把电压钳在 MCU 能承受的范围。这里有一个很多人忽略的细节TVS 管不是一接就完事的它的钳位电压和浪涌电流能力必须和串联电阻配合起来看。串联电阻的阻值越大分压越多TVS 承受的压力越小但信号边沿也会被拉慢。所以实际选型时要在保护力度和信号完整性之间做平衡不能只看单一参数。还有复位电路。MCU 复位引脚外接一只电容到地、一只电阻到电源是标准配置但在工业环境里复位引脚恰恰是最容易受干扰的地方。因为复位引脚的输入阻抗很高外部干扰信号很容易耦合进来造成误复位。我一般会在复位引脚加一个几十纳秒级的 RC 滤波同时串联一个小电阻把高频干扰隔离在芯片外部。如果对复位可靠性要求极高还可以考虑外置复位芯片监测电源电压低于阈值就输出复位信号。保护电路按参考设计照抄的思维惯性很危险。因为参考设计的工作环境是开发板环境干净的电源、良好的接地、周围没有电机和变频器。而你的产品可能被安装在电柜里旁边就是接触器和变频器干扰环境完全不同。原理图阶段就要根据产品的实际工作环境决定保护电路的规格和选型。4. 连接器与接插件选型原理图里最暴露经验的细节4.1 针脚定义原理图的混乱会在产线爆发连接器在原理图里往往是最不起眼的部分很多人觉得这不就是把线拉出来嘛。但实际上连接器选型和引脚定义是决定整块板子装配质量、维护便利性、甚至安全性的关键节点。先讲一个我踩过的坑。有一年做一款数据采集终端板子上需要接一个外置的温湿度传感器我随手选了一个 4 Pin 的 XH2.54 座子。原理图里1 脚定义为 VCC2 脚为信号3 脚为空4 脚为 GND。当时画完觉得没什么问题结果样机装配的时候产线工人拿错线序把传感器线缆反着插进去瞬间冒烟传感器报废了好几颗。这个问题的根源不只是工人不细心而是我的原理图设计没有把防呆、防反接考虑进去。后来我做了三个改动第一把所有外部接口连接器都加上机械防呆设计也就是连接器本身结构上就保证反插不进去比如用带导向槽的型号或者在旁边加防呆柱。第二在原理图的连接器旁边明确标注线序定义和禁止反插的说明哪怕影响图纸整洁也要写。第三在信号路径上增加保护比如传感器 VCC 引脚与 GND 之间跨接一个稍小的稳压管一旦接反优先烧断板上的保险丝或者限流电阻而不是烧到主控或传感器。还有引脚定义本身要尽量遵守业界惯例。比如 I2C 总线SDA 和 SCL 的排列顺序、VCC 和 GND 的相对位置在同一个项目内部要统一。多块板子之间如果互相连接引脚命名一定要和对方板子的原理图对清楚不能只顾自己这边顺眼。我见过一个项目两块板子接口都画的是1: GND, 2: TX, 3: RX, 4: VCC看起来挺对结果一块板子那边的 1 脚定义是 VCC2 脚是 TX3 脚是 RX4 脚是 GND因为其中一块板子的原理图拷贝过来之后引脚顺序被改过没人注意装配时直接烧了一片。对线序这件事光靠眼睛看原理图是不够的必须对照实物或者数据手册逐个确认。4.2 线缆、端子与机械配合原理图要留出余量连接器选型不只是电气上的问题还涉及机械空间、线径、拉力、防护等级。这些信息看似是结构工程师该管的但原理图设计阶段如果完全不管后面一样要翻车。比如一块户外设备的主控板对外接口通过防水航空插头引出。你在原理图里选中了一款 DB9 连接器用电性能完全没问题。但实际装进外壳的时候发现DB9 的外壳尺寸占掉了旁边散热器的位置结构装不上被迫改板。这类问题本来在原理图阶段就可以通过查连接器数据手册里的外形图跟结构工程师沟通确认避免的。另一个容易出问题的是线径和端子孔径的匹配。连接器的端子标称能压 28 到 22 AWG 的线你原理图上连的是某个传感器的电源线但电源线实际外径可能因为绝缘层厚度超标压接后锁不紧。这类问题原理图上看不出来但原理图阶段应该考虑到这条线上要过多少电流来选择连接器触点的额定电流同时在设计说明里标注建议线径让装配的人有据可依。还有一个原则尽量不要在原理图阶段隐藏连接器的型号。很多人画连接器的时候只用了一个矩形框里面写网络标号不写具体型号和料号。等 Layout 的时候才想起要填封装然后临时去查手册。这样做的问题是连接器的电气规格、针脚间距、额定电流如果没有在原理图阶段确认到了布局阶段发现问题时改动的成本就大了好几倍。我的习惯是原理图阶段就把连接器的确切型号、厂牌、封装图、引脚排列全部定下来哪怕这张原理图只做研发内部评审用也要信息完整。4.3 接地和机壳地的处理一个让很多人头疼的问题连接器设计里比较微妙的是接地问题。尤其是金属外壳连接器比如 RJ45、USB、DB9 这些带金属外壳的接口外壳和电路板的 GND 怎么处理有不同流派。我的做法是金属连接器外壳先通过一颗高压电容如 1nF/2kV或者直接通过一个小阻值电阻和一颗电容并联连接到机壳地Chassis GND然后把机壳地和电路板的信号地GND单点相连。这样设计的目的是让外部耦合到连接器外壳的高频噪声在进入信号地之前就被旁路到机壳而不是直接冲到电路板的地平面上避免污染整个信号地。这里要特别小心直接相连和完全隔离两种极端方案。直接相连冲击电流、共模噪声会直接进入信号地完全隔离外壳上积聚的电荷无法泄放触摸起来可能麻手而且在某些安规测试里会变成浮地反而过不了。折中方案适用于大多数产品也就是高频旁路 单点低频连接既能泄放静电和浪涌又不让噪声大面积耦合进信号地。选电容的时候要注意耐压尤其是户外产品雷击浪涌可能达到几千伏如果用了一个耐压 50V 的电容浪涌一来电容先击穿。我一般选 1kV 以上的陶瓷电容有的场合甚至用 2kV具体看产品的目标标准。这个细节原理图上就三颗元件的事但产品在 EMC 实验室里能不能一次通过往往就看这几个位。5. 可制造性设计DFM原理图阶段就要为产线着想5.1 位号、极性标识与丝印小东西大麻烦Real Schematics让我感触最深的其实是可制造性这几个字。一块原理图画得再优雅到了贴片厂那里如果位号重叠、极性标识看不清、封装方向不清楚分分钟被退货。原理图阶段要注意的第一件事是位号Reference Designator。很多 EDA 工具支持自动编号但自动编号出来的位号往往乱序C32 在板子左下角C33 在右上角中间还隔着几十颗电阻。贴片厂的人要根据位号在 PCB 上找对应位置如果位号排列完全没有逻辑生产效率会显著下降也可能导致错贴。我的习惯是画原理图时尽量按功能模块分区摆放元件位号按模块分组或者至少在原理图里通过文字说明告诉 Layout 工程师哪个模块包括哪些位号。极性标识是另一个经常踩坑的点。电解电容、钽电容、二极管、LED这类有极性的元件原理图符号上的极性标注必须清晰。有的 EDA 库里符号画得不规范正极负极标识不明显原理图评审时看不出问题到了产线 AI 检测时才发现方向贴错。更麻烦的是如果原理图库里的极性点跟实际封装的极性点不一致——比如符号上第 1 脚是正极、封装丝印上第 1 脚却是负极——那整批板子都会出现系统性错误而且是原理图评审阶段发现不了的只能等你把样品焊出来试到某个方向性元件烧掉才能暴露。丝印标注也是这个道理。原理图阶段想一下这块板子装配的时候工人需要看到哪些信息把这些信息通过注释或设计说明传递给 Layout。比如电源输入端子旁边标注电压范围、跳线位标注默认状态、测试点标注信号名称这些信息在原理图里写清楚Layout 时才能有意识地在 PCB 上摆好。另外我强烈建议在原理图里做一组装配说明页面用文字格式把板卡的功能、接口定义、特殊安装要求、测试点位置、默认跳线状态全部列出来。这部分内容不参与 Layout但会随整套图纸一起交给生产端对产线帮助极大。我合作过的贴片厂反馈有这种说明的工程文件他们能减少大量的沟通确认成本。5.2 BOM 与封装库原理图导出的物料清单是要直接用于采购的BOMBill of Materials物料清单是原理图的产品化出口。很多人的 BOM 是从 EDA 工具直接导出就发出去里面的料号、厂家、封装、数量全部沿用原理图里的初始值结果采购回来一堆最接近但不完全兼容的物料折腾死备料的人。要检查以下几点料号完整性每一颗元件都要有明确的厂家和料号。只写参数不写料号不算完整因为不同厂家的同参数元件封装、焊盘、热阻、ESR 可能都不一样。比如 10uF/16V/0603 的 MLCC村田、TDK、三星、国巨都有做但容差、温漂特性、直流偏压特性差别很大关键位置用错会直接导致电源纹波超标。替代料问题一颗元件最好在 BOM 里备注至少一个可替代料号但替代料必须在原理图阶段就确认封装和电气参数完全一样不能等到缺货时才临时找。我习惯在原理图注释里直接写primary: XXX / alt: YYY后期导出 BOM 时自动带上。数量余量BOM 里的数量要加上贴片损耗。常规做法是每款阻容按照理论用量加 5% 到 10% 的余量贵重芯片按数量加 1 到 2 颗。具体比例要跟 SMT 厂商确认因为不同设备的损耗率差异很大。封装库的时变性也是一个值得提的点。今天画的封装过两年再翻出来用可能当时对应的器件已经停产替代型号哪怕只是外形尺寸微调就可能导致焊盘不匹配。我见过最离谱的一次是某颗三极管从 SOT-23 改成 SOT-23-3L看起来名字差不多但焊盘间距差了 0.1mm整批板子过回流焊后引脚桥连严重。所以每次复用旧项目的封装都要重新核对当前在采购的物料型号不能默认以前能用现在也能用。5.3 拼板与工艺边原理图阶段就该想好的事拼板设计和工艺边表面上看是 PCB Layout 的范畴但其实原理图阶段就要做决策尤其是板卡上如果有很多对外连接器连接器的伸出方向直接决定了拼板时连接器会不会互相干涉、会不会影响分板工序。我在原理图阶段就会在装配说明页面里画一个粗略的板卡外形示意标注连接器所在边、安装孔位置、是否需要半孔工艺Castellated Holes、是否需要金手指。这些信息看起来跟电路无关但 Layout 工程师拿到原理图后最想问的问题往往就是这些。我甚至会把这块板子计划用什么外壳、连接器伸出外壳多少毫米这种信息也写上虽然此时还没有正式的结构图但至少提供了一个方向避免 Layout 在布局阶段彻底放飞。还有一个细节如果需要做表面贴装的测试点测试点的扇出位置、数量、封装类型也要在原理图里定义好。比如明确的TP1、TP2这样的位号并注明测试点用途和信号来源。等到调试的时候你会发现好的原理图设计会让测试变得非常顺手该测的电源、时钟、关键信号全部都有测试点可以探。6. 原理图评审把问题拦截在投板之前6.1 ERC 之外的人工检查清单现在 EDA 工具都有电气规则检查ERC能查出悬空引脚、短路、单端网络之类的基础问题。但 ERC 查不出的是电路设计是否合理。我自己的经验是原理图评审必须有两层第一层靠工具做电气完整性检查第二层靠人按照经验逐项审查。这块的清单我做了很久慢慢沉淀成了一套固定的流程分享几个核心项电源映射核对每个电源域的电压值、电流能力跟每个负载的功耗需求逐一核对。对照电源树检查每一路。是不是所有电源域都正确连接到了对应的供电引脚有没有某颗芯片的 VDD_IO 电压域接错了时序核对有上电时序要求的芯片FPGA、DDR、某些处理器它的电源时序控制引脚是不是按数据手册要求接的有的需要接 RC 延时有的需要电源监控芯片有的需要软件控制。原理图阶段没做进系统调试时就是无解的谜题。晶振负载电容每一颗晶振的负载电容值是根据晶振本身的负载电容参数计算的。常见的是 8pF 到 22pF 不等配错了频率准确度和起振可靠性都会受影响。而且负载电容实际值要减去 PCB 上引脚的寄生电容一般 1 到 3pF很多人直接用理论值结果频率偏了几十个 ppm。总线上下拉I2C 总线的上拉电阻具体阻值、上拉到的电压域是不是和所有挂载设备兼容如果有新设备加入总线它的漏电流会不会影响原来的上拉分压这些细节在 ERC 中完全不会提示。每项评审都要有人签字负责不能走形式。我见过太多评审会变成大家看一眼没人发言就通过然后投板回来一堆飞线。一张原理图如果自己都不愿意逐项核对就不要指望别人帮你发现问题。6.2 一次真实评审案例复盘连接器引脚调换的完美隐藏讲一个真实案例说明为什么人工检查清单里对照数据手册逐个核对连接器引脚定义是必须的。有一年我们做一块电机驱动板上面用了两个同型号的 2x5 排针一个用于连接编码器一个用于连接霍尔传感器。两个连接器在原理图里都画成了相同的样子网络连接也都看起来对——编码器接口的 1 脚接了 A 相霍尔接口的 1 脚也接了 A 相。但问题在于编码器连接器的物理引脚顺序是1-2-3-4-5 排成一行霍尔连接器因为结构干涉被旋转了 180 度安装。旋转之后原理图里看起来相同的1 脚在实物上位于对角位置。结果就是编码器线插上去能工作霍尔线插上去信号全部反相电机运行异常。这个问题完全由原理图评审会发现的概率其实也很低因为原理图上两个连接器看起来完全一样。真正能拦截它的是评审时对照机械装配图确认每个连接器的物理方向然后在原理图上对这两个连接器的引脚顺序做调整或者在装配说明里明确标注此连接器反向安装。那次之后我给自己定了一条规矩凡是板卡上有多个同型号连接器必须在原理图里对每个连接器的物理方向、线缆定义、防呆方式单独说明哪怕这些连接器电气上完全一致。这就像写代码的时候每个变量要起有意义的名字不能全都叫 temp。评审这件事真正的作用不是找错而是逼着设计者重新梳理一遍自己的思路。很多问题不是别人帮你找到的而是你在准备评审材料的过程中自己突然看出来的。所以我现在的习惯是投板前自己先对着原理图从头到尾讲一遍每个模块的功能和设计理由讲的时候用笔记录下任何讲不清楚需要猜的地方这些就是需要进一步确认的点。7. 原理图版本管理与团队协作Real 项目的时间线7.1 从 Draft 到 Release版本标识不是形式主义原理图的版本管理很多独立开发者和小团队是不太重视的。出了 V1.0 打一次板改一版出 V1.1再打一次一直到最后稳定。但问题在于中间改了什么往往只有画图的人自己记得其他人拿到的永远是当前最新版并不知道上一版为什么改、改了什么。我自己的习惯是每次投板前原理图必须有一个明确的版本号并配一个 Change Log变更记录。变更记录不要只写修改若干元件这种废话要写清楚哪颗元件从什么改成了什么、为什么改。比如U5 由 AO3401 改为 AO3401A原型号停产需评估 Rdson 差异对持续电流的影响这种记录在后续排查问题的时候价值极高。更重要的是每次打板回来的调试过程发现的问题必须回溯到原理图上做标记。找到问题根源后修改原理图并在变更记录里注明Rev A 发现了什么问题、根本原因是什么、Rev B 怎么修的。这样到最后做量产版时你能清晰地看到每一版设计的演进逻辑而不是一团乱麻。7.2 多人协作时书面沟通比口头沟通可靠得多原理图协作最常见的问题是硬件工程师画了一个模块固件工程师说这个 GPIO 我用来做中断需要上拉口头说完就忘了。等画板子的人把板子画出来固件工程师才发现 GPIO 被接到了别的地方再改就成了飞线加堆焊。我建议所有跨职能的设计需求尽量以书面形式落实到原理图或者设计文档里。比如固件需要一颗唤醒引脚、需要某个电平的上电默认状态、需要某个引脚下拉防误触发这些都应该在原理图的网络标签或者注释里体现出来。有个具体做法是每块板子建一份接口定义文档把所有外部接口、关键 GPIO、电平默认状态、时序要求全部列成表格。原理图评审时硬件工程师和固件工程师拿着这份文档逐行核对。别看这个做法朴实它能避免的问题比你想的多得多。8. 最后分享几个原则Real Schematics这两个字我反复提了很多遍最后还是想落到几个可以带走的原则上。第一原理图不是给自己看的是给 Layout 工程师、产线、采购、调试工程师、未来维护的人看的。你画图的时候脑子里始终要装着拿到这张图的人能不能不问你任何问题就把事情做对如果不能那就是图纸信息不完整。第二原理图阶段多花一小时后面省下很可能是几天甚至几周。电源余量、保护电路、连接器防呆、可制造性标注这些在原理图上都是几个元件或几行注释的事但如果漏了等到 PCB 打样回来再改成本完全不是一个量级。第三所有经验形成清单把清单用起来并在每次项目中迭代。我自己的检查清单已经越用越长从最初十几项到现在几十项每个项目可能新增两三项。所谓经验如果只存在脑子里下次该忘还是忘只有落到纸面上、变成流程它才真正属于你的团队。画原理图这件事本身不复杂复杂的是真实项目这四个字背后的各种边界条件。希望这篇 Part 2 能给你一些不同角度的参考。下一次你打开 EDA 工具新建原理图页面的时候可以试着问自己一句如果这块板子要量产一千片现场运行五年我这张图还经得起看吗答案如果是是那这张图就真的 Real 了。