一场西安会议里藏着算力竞赛的下一个底座先进封装正在接过摩尔定律的下一棒。8月5日—7日第27届电子封装技术国际会议ICEPT 2026在西安召开。三天议程里排的都是2.5D/3D封装、Chiplet异构集成、混合键合相关的专题。组委会同期开了国际混合键合研讨会共封装光学研讨会先进封装与系统集成EDA技术应用论坛三个分论坛传统封装相关议程几乎不见踪影。把这个信号放进行业的供需曲线里看会更清晰制程微缩的边际收益正在迅速衰减先进封装被推到了算力堆叠方案的核心位置。Yole Group今年7月17日发布的《Status of the Advanced Packaging Industry 2026》给出的最新测算2025年全球先进封装市场规模为550亿美元预计到2031年超过1200亿美元到2031年先进封装将占整个半导体封装营收的多数席位。Yole高级分析师Bilal Hachemi在报告中说先进封装已经不再是后端流程的边角料它成了决定AI算力可用性、内存带宽、供电能力和系统成本的物理层。这是一个结构性转变不只是一轮增长周期。翻译成产业语言封装环节的决定权开始向上游位移整条供应链的节点和利润分布都要重新画一遍。一、Chiplet换一条路把芯片做大先进封装要回答的第一个问题是单颗芯片做不大怎么办过去十年的行业默认做法是让晶体管密度按节点翻倍。从28nm到7nm到3nm每一代制程都让单颗芯片的晶体管数量再上一个台阶。但到了2nm以下栅极长度已经接近几个原子层量子隧穿、互连电阻、漏电流、散热等问题集中出现继续微缩的成本曲线迅速变陡。Chiplet架构提供了一条替代路径把单颗大尺寸芯片拆成几颗面积较小的小芯片chiplet每颗用最合适的工艺节点单独制造再用先进封装技术拼回一个完整系统。这条路径的性能上限由芯片间互连的带宽和延迟决定而不是某一个制程节点的物理极限。UCIe联盟正在为这条路径做标准化。UCIeUniversal Chiplet Interconnect Express是一个开放的Die-to-Die互连标准2022年由Intel、AMD、Arm、台积电、三星等公司共同发起。联盟在2024年发布2.0规范2025年8月6日发布3.0规范。根据UCIe联盟官网uciexpress.org的规格说明3.0版本的核心变化有两条数据速率提升到48 GT/s和64 GT/s两个档位是2.0版本32 GT/s的两倍同时引入运行时重校准、扩展边带传输覆盖距离延伸至100毫米、连续传输协议等改进并保持对前几代规范的完全向后兼容。这条标准的产业含义比较直接Chiplet之间对话的带宽在一年内翻了一倍。对于HPC和AI加速器这类重数据搬运的负载封装端带宽翻倍相当于在不依赖最新制程的前提下把系统有效算力再拉高一档。国内对UCIe标准的接入也在跟进。芯动科技InnoSilicon的官网页面公开列出了基于UCIe协议的Chiplet IP解决方案INNOLINK长电科技、通富微电、华天科技等头部封测厂商也在投资者互动中披露了Chiplet相关技术储备。二、混合键合从微米向亚微米推进如果说Chiplet回答的是怎么切那混合键合Hybrid Bonding回答的就是怎么拼。传统封装的芯片间互连方式是微凸块micro-bump在两个芯片的焊盘之间塞上直径几十微米的锡球。这种工艺的好处是成熟、便宜问题也清楚当芯片间需要传递的数据量越来越大每平方毫米能塞下的凸块数量就成了天花板。混合键合换了一条路线。它用铜-铜直接键合替代锡球凸块让两个晶圆的铜柱在晶圆级别直接对接中间没有焊料也没有焊盘间距的限制。结果是单位面积互连密度bandwidth density可以比传统凸块工艺高出一个量级。代价是工艺难度陡升两片晶圆要在纳米级平整度下对准、共晶键合任何颗粒污染都可能让整片晶圆报废。Intel在先进封装上的代表方案是Foveros Direct 3D。Intel Foundry在2025年11月发布的《Foveros Direct 3D Technology Brief》中给出了关键技术参数Foveros Direct 3D采用铜-铜直接键合bumpless bonding互连间距可以做到sub-10μm小于10微米相比传统微凸块技术互连密度可提升约10倍。Intel把这条路线纳入了Foveros系列的演进框架传统封装 → Foveros 2.5D横向拼接 → EMIB 3.5D嵌入式硅桥 → Foveros Direct 3D垂直混合键合。每一档技术背后对应一次互联密度的量级提升。图1Foveros Direct 3D 原理图。Intel Foundry官方技术简报《Foveros Direct 3D Technology Brief》, 2025年11月。图2Foveros Direct 3D 键合横截面。铜柱在两片晶圆之间直接连接键合界面里没有传统封装中的underfill和焊料层。来源Intel Foundry官方技术简报。官方简报把这条路线的产业价值总结为五点性能优化、热管理增强、空间效率提升、异构集成经济性、可扩展性。措辞克制但同行已经在AI芯片竞争的关键基础设施层面来谈这件事。三、CoWoS、台积电与咽喉节点先进封装的市场结构长期由一家公司主导——台积电。台积电的CoWoSChip-on-Wafer-on-Substrate是当前AI加速器几乎绕不开的封装工艺。从英伟达的Hopper、Blackwell系列到AMD的MI300再到谷歌TPU、亚马逊Trainium背后用的都是CoWoS。这套工艺的本质是把一颗或多颗大尺寸逻辑芯片与数颗HBM高带宽内存通过硅中介层silicon interposer集成在同一个封装基板上。台积电把自家封装技术平台统称为3DFabric由三条主线构成CoWoS2.5D封装以硅中介层为载体承担AI加速器和HBM集成的主力工艺InFOIntegrated Fan-Out扇出型封装以高密度RDL为主要互连层主要面向移动SoCSoICSystem on Integrated Chips3D堆叠采用混合键合面向下一代ChipletTSMC研究页research.tsmc.com把这三类技术统称为异构集成Heterogeneous Integration, HI的三大支柱并指出SoIC的关键优势是超高3D互连密度与超低键合延迟主要面向能效敏感的下一代计算系统。CoWoS产能瓶颈是过去两年AI芯片供应链最显性的痛点。台积电CoWoS产能从2023年到2025年逐步从12K晶圆/月爬升到80K晶圆/月2026年目标在120K/月左右。即便如此需求侧的紧张仍未缓解——台积电、三星、日月光、Amkor同步扩产但项目交付时间普遍集中在2027—2028年。Yole在报告里点出了一种新的供应链结构先进封装正在围绕少数几个产能门槛玩家集中台积电的CoWoS、Ajinomoto的ABF基板、Nittobo的T-glass。这意味着AI封装的两个咽喉节点事实上落在了日本和台湾。配套的产能也呈现集中态势ASE、PTI、Amkor、TSMC、SK hynix、Ibiden、Unimicron都在扩产但项目完工时间集中在2027—2028年。报告还提了一个容易被忽略的滞后指标测试产能比封装产能滞后约一年。即便头部厂商的封装产能在2027—2028年陆续释放对应的测试产能瓶颈要到2028—2029年才会缓解。先进封装的下一道墙已经从制造端移到了测试端。四、国内的回应274亿在进场但还有代际差距国内的反应集中在两个方面扩产与技术追赶。2026年上半年长电科技、通富微电、华天科技、甬矽电子四家国内封测龙头累计公告的扩产金额超过274亿元资金几乎全部投向先进封装产线应用方向集中在AI GPU、HBM、Chiplet、高性能计算服务器。具体到主要公司数据来源为公司公告或半年报预告长电科技上海临港78亿元新厂项目2026年固定资产投资预算约100亿元通富微电拟定增募资不超过44亿元瞄准存储芯片封测、汽车电子、高性能计算华天科技南京30亿元存储封装产能加码业绩数据也在反映这条产业逻辑。长电科技2025年营收388.7亿元其中先进封装收入约270亿元占比69.5%2026年7月14日发布的半年度业绩预告显示上半年归母净利润同比增长63.48%—101.70%。通富微电2026年一季度归母净利润同比增长224.55%当期归母净利润反超长电科技。图3Intel Foundry整理的封装技术演进路径。从左至右FCBGA 2D → FCBGA 2D → EMIB 2.5D → EMIB 3.5D → Foveros 2.5D → Foveros Direct 3D。每一档对应一次互联密度的量级提升。国内厂商在EMIB对标的硅桥方案上仍处于研发或小批量阶段与图中最右侧的两档仍有可见距离。来源Intel Foundry官方技术简报。国内封测企业的现状可以这样描述在体量上已经是规模玩家但在能定义标准的先进节点上距离Intel Foveros Direct 3D和台积电SoIC的下一代工艺仍有一到两个技术代际。274亿元的资本开支更多是把这段距离从几个世代压缩到一个世代而不是直接跳过。五、回到西安这场会议把视线拉回这场会议本身。ICEPTInternational Conference on Electronic Packaging Technology是亚洲规模最大的电子封装技术会议之一。本届是第27届议程覆盖2.5D/3D封装、Chiplet异构集成、混合键合、晶圆级封装、光电共封装、系统集成EDA等方向。会议专门设置的国际混合键合研讨会议题大概率会集中在两个方向键合间距如何从1μm继续向亚微米演进良率如何随间距缩小保持可控。这两个问题的答案决定了未来三到5年CoWoS和SoIC类方案的产能曲线。共封装光学研讨会对应的是CPOCo-Packaged Optics——把光引擎与交换芯片封装在同一个基板上。这条路线和混合键合是同源技术都依赖亚微米级的对准与互连。博通、Marvell、Intel、台积电都在这条路线上推进国内的长电科技、华工科技、中际旭创也已布局。把这一组事实放在一起会议本身是技术论坛背后是工艺、产能、标准的同步演进再背后是AI算力对互联带宽与密度的硬需求。这条链条上的每一环都指向同一个判断——先进封装正在成为这一轮算力竞赛的底座。这场西安会议只是其中一个观察窗口。 先进封装，正在接过摩尔定律的下一棒
一场西安会议里藏着算力竞赛的下一个底座先进封装正在接过摩尔定律的下一棒。8月5日—7日第27届电子封装技术国际会议ICEPT 2026在西安召开。三天议程里排的都是2.5D/3D封装、Chiplet异构集成、混合键合相关的专题。组委会同期开了国际混合键合研讨会共封装光学研讨会先进封装与系统集成EDA技术应用论坛三个分论坛传统封装相关议程几乎不见踪影。把这个信号放进行业的供需曲线里看会更清晰制程微缩的边际收益正在迅速衰减先进封装被推到了算力堆叠方案的核心位置。Yole Group今年7月17日发布的《Status of the Advanced Packaging Industry 2026》给出的最新测算2025年全球先进封装市场规模为550亿美元预计到2031年超过1200亿美元到2031年先进封装将占整个半导体封装营收的多数席位。Yole高级分析师Bilal Hachemi在报告中说先进封装已经不再是后端流程的边角料它成了决定AI算力可用性、内存带宽、供电能力和系统成本的物理层。这是一个结构性转变不只是一轮增长周期。翻译成产业语言封装环节的决定权开始向上游位移整条供应链的节点和利润分布都要重新画一遍。一、Chiplet换一条路把芯片做大先进封装要回答的第一个问题是单颗芯片做不大怎么办过去十年的行业默认做法是让晶体管密度按节点翻倍。从28nm到7nm到3nm每一代制程都让单颗芯片的晶体管数量再上一个台阶。但到了2nm以下栅极长度已经接近几个原子层量子隧穿、互连电阻、漏电流、散热等问题集中出现继续微缩的成本曲线迅速变陡。Chiplet架构提供了一条替代路径把单颗大尺寸芯片拆成几颗面积较小的小芯片chiplet每颗用最合适的工艺节点单独制造再用先进封装技术拼回一个完整系统。这条路径的性能上限由芯片间互连的带宽和延迟决定而不是某一个制程节点的物理极限。UCIe联盟正在为这条路径做标准化。UCIeUniversal Chiplet Interconnect Express是一个开放的Die-to-Die互连标准2022年由Intel、AMD、Arm、台积电、三星等公司共同发起。联盟在2024年发布2.0规范2025年8月6日发布3.0规范。根据UCIe联盟官网uciexpress.org的规格说明3.0版本的核心变化有两条数据速率提升到48 GT/s和64 GT/s两个档位是2.0版本32 GT/s的两倍同时引入运行时重校准、扩展边带传输覆盖距离延伸至100毫米、连续传输协议等改进并保持对前几代规范的完全向后兼容。这条标准的产业含义比较直接Chiplet之间对话的带宽在一年内翻了一倍。对于HPC和AI加速器这类重数据搬运的负载封装端带宽翻倍相当于在不依赖最新制程的前提下把系统有效算力再拉高一档。国内对UCIe标准的接入也在跟进。芯动科技InnoSilicon的官网页面公开列出了基于UCIe协议的Chiplet IP解决方案INNOLINK长电科技、通富微电、华天科技等头部封测厂商也在投资者互动中披露了Chiplet相关技术储备。二、混合键合从微米向亚微米推进如果说Chiplet回答的是怎么切那混合键合Hybrid Bonding回答的就是怎么拼。传统封装的芯片间互连方式是微凸块micro-bump在两个芯片的焊盘之间塞上直径几十微米的锡球。这种工艺的好处是成熟、便宜问题也清楚当芯片间需要传递的数据量越来越大每平方毫米能塞下的凸块数量就成了天花板。混合键合换了一条路线。它用铜-铜直接键合替代锡球凸块让两个晶圆的铜柱在晶圆级别直接对接中间没有焊料也没有焊盘间距的限制。结果是单位面积互连密度bandwidth density可以比传统凸块工艺高出一个量级。代价是工艺难度陡升两片晶圆要在纳米级平整度下对准、共晶键合任何颗粒污染都可能让整片晶圆报废。Intel在先进封装上的代表方案是Foveros Direct 3D。Intel Foundry在2025年11月发布的《Foveros Direct 3D Technology Brief》中给出了关键技术参数Foveros Direct 3D采用铜-铜直接键合bumpless bonding互连间距可以做到sub-10μm小于10微米相比传统微凸块技术互连密度可提升约10倍。Intel把这条路线纳入了Foveros系列的演进框架传统封装 → Foveros 2.5D横向拼接 → EMIB 3.5D嵌入式硅桥 → Foveros Direct 3D垂直混合键合。每一档技术背后对应一次互联密度的量级提升。图1Foveros Direct 3D 原理图。Intel Foundry官方技术简报《Foveros Direct 3D Technology Brief》, 2025年11月。图2Foveros Direct 3D 键合横截面。铜柱在两片晶圆之间直接连接键合界面里没有传统封装中的underfill和焊料层。来源Intel Foundry官方技术简报。官方简报把这条路线的产业价值总结为五点性能优化、热管理增强、空间效率提升、异构集成经济性、可扩展性。措辞克制但同行已经在AI芯片竞争的关键基础设施层面来谈这件事。三、CoWoS、台积电与咽喉节点先进封装的市场结构长期由一家公司主导——台积电。台积电的CoWoSChip-on-Wafer-on-Substrate是当前AI加速器几乎绕不开的封装工艺。从英伟达的Hopper、Blackwell系列到AMD的MI300再到谷歌TPU、亚马逊Trainium背后用的都是CoWoS。这套工艺的本质是把一颗或多颗大尺寸逻辑芯片与数颗HBM高带宽内存通过硅中介层silicon interposer集成在同一个封装基板上。台积电把自家封装技术平台统称为3DFabric由三条主线构成CoWoS2.5D封装以硅中介层为载体承担AI加速器和HBM集成的主力工艺InFOIntegrated Fan-Out扇出型封装以高密度RDL为主要互连层主要面向移动SoCSoICSystem on Integrated Chips3D堆叠采用混合键合面向下一代ChipletTSMC研究页research.tsmc.com把这三类技术统称为异构集成Heterogeneous Integration, HI的三大支柱并指出SoIC的关键优势是超高3D互连密度与超低键合延迟主要面向能效敏感的下一代计算系统。CoWoS产能瓶颈是过去两年AI芯片供应链最显性的痛点。台积电CoWoS产能从2023年到2025年逐步从12K晶圆/月爬升到80K晶圆/月2026年目标在120K/月左右。即便如此需求侧的紧张仍未缓解——台积电、三星、日月光、Amkor同步扩产但项目交付时间普遍集中在2027—2028年。Yole在报告里点出了一种新的供应链结构先进封装正在围绕少数几个产能门槛玩家集中台积电的CoWoS、Ajinomoto的ABF基板、Nittobo的T-glass。这意味着AI封装的两个咽喉节点事实上落在了日本和台湾。配套的产能也呈现集中态势ASE、PTI、Amkor、TSMC、SK hynix、Ibiden、Unimicron都在扩产但项目完工时间集中在2027—2028年。报告还提了一个容易被忽略的滞后指标测试产能比封装产能滞后约一年。即便头部厂商的封装产能在2027—2028年陆续释放对应的测试产能瓶颈要到2028—2029年才会缓解。先进封装的下一道墙已经从制造端移到了测试端。四、国内的回应274亿在进场但还有代际差距国内的反应集中在两个方面扩产与技术追赶。2026年上半年长电科技、通富微电、华天科技、甬矽电子四家国内封测龙头累计公告的扩产金额超过274亿元资金几乎全部投向先进封装产线应用方向集中在AI GPU、HBM、Chiplet、高性能计算服务器。具体到主要公司数据来源为公司公告或半年报预告长电科技上海临港78亿元新厂项目2026年固定资产投资预算约100亿元通富微电拟定增募资不超过44亿元瞄准存储芯片封测、汽车电子、高性能计算华天科技南京30亿元存储封装产能加码业绩数据也在反映这条产业逻辑。长电科技2025年营收388.7亿元其中先进封装收入约270亿元占比69.5%2026年7月14日发布的半年度业绩预告显示上半年归母净利润同比增长63.48%—101.70%。通富微电2026年一季度归母净利润同比增长224.55%当期归母净利润反超长电科技。图3Intel Foundry整理的封装技术演进路径。从左至右FCBGA 2D → FCBGA 2D → EMIB 2.5D → EMIB 3.5D → Foveros 2.5D → Foveros Direct 3D。每一档对应一次互联密度的量级提升。国内厂商在EMIB对标的硅桥方案上仍处于研发或小批量阶段与图中最右侧的两档仍有可见距离。来源Intel Foundry官方技术简报。国内封测企业的现状可以这样描述在体量上已经是规模玩家但在能定义标准的先进节点上距离Intel Foveros Direct 3D和台积电SoIC的下一代工艺仍有一到两个技术代际。274亿元的资本开支更多是把这段距离从几个世代压缩到一个世代而不是直接跳过。五、回到西安这场会议把视线拉回这场会议本身。ICEPTInternational Conference on Electronic Packaging Technology是亚洲规模最大的电子封装技术会议之一。本届是第27届议程覆盖2.5D/3D封装、Chiplet异构集成、混合键合、晶圆级封装、光电共封装、系统集成EDA等方向。会议专门设置的国际混合键合研讨会议题大概率会集中在两个方向键合间距如何从1μm继续向亚微米演进良率如何随间距缩小保持可控。这两个问题的答案决定了未来三到5年CoWoS和SoIC类方案的产能曲线。共封装光学研讨会对应的是CPOCo-Packaged Optics——把光引擎与交换芯片封装在同一个基板上。这条路线和混合键合是同源技术都依赖亚微米级的对准与互连。博通、Marvell、Intel、台积电都在这条路线上推进国内的长电科技、华工科技、中际旭创也已布局。把这一组事实放在一起会议本身是技术论坛背后是工艺、产能、标准的同步演进再背后是AI算力对互联带宽与密度的硬需求。这条链条上的每一环都指向同一个判断——先进封装正在成为这一轮算力竞赛的底座。这场西安会议只是其中一个观察窗口。