1. 项目概述与核心价值在嵌入式系统开发尤其是涉及工业控制、汽车电子或通信设备这类对时序精度和可靠性要求极高的领域MC68340这款经典的32位微控制器至今仍因其强大的集成度和稳定的性能而备受青睐。我接触过不少基于这款芯片的老系统维护和升级项目深感其定时器模块和内置的JTAG边界扫描功能是工程师必须吃透的两个硬核知识点。前者是系统“心跳”的节拍器后者则是深入芯片“骨髓”进行诊断和测试的听诊器。很多人看数据手册会觉得寄存器描述很枯燥一堆缩写和位域让人头大但一旦你理解了它们协同工作的逻辑无论是调试一个诡异的定时中断还是排查一块复杂电路板的焊接短路都能变得游刃有余。简单来说MC68340的定时器模块远不止一个简单的倒计时器。它通过预装载寄存器PREL1, PREL2、比较寄存器COM与一个16位递减计数器的精妙配合能够实现从简单的延时到复杂的可变占空比方波、脉冲捕获与测量等多种模式。而它的JTAG边界扫描模块则严格遵循IEEE 1149.1标准在芯片四周布下了一个由132个边界扫描单元构成的“数字栅栏”。通过TCK、TMS、TDI、TDO这四根线你就能在不干扰芯片正常逻辑运行的前提下窥探甚至控制每一个引脚的电平状态这对于硬件开发后期的连通性测试、故障隔离和在线调试来说价值无可估量。这篇文章我就结合手册里的“硬核”资料和我自己踩过的一些坑为你彻底拆解MC68340的定时器模块和JTAG边界扫描。我会从寄存器级的工作原理讲起用汇编和C语言的视角分析配置代码并分享在真实项目中应用JTAG进行板级测试的实战流程和注意事项。无论你是正在维护遗产代码的工程师还是希望深入理解微控制器外设与测试技术的爱好者相信这些从一线项目中沉淀下来的细节和经验都能给你带来直接的帮助。2. MC68340定时器模块深度解析MC68340内部集成了两个完全相同的定时器模块Timer1和Timer2它们功能独立为系统提供了灵活的定时和波形生成能力。理解它的关键在于抓住几个核心寄存器以及它们在不同工作模式下的互动关系。2.1 核心寄存器组及其功能逻辑定时器模块的运作围绕着一组内存映射寄存器展开。每个定时器模块的寄存器组在内存中有一个基地址偏移例如Timer1是$600我们需要通过模块基地址寄存器MBAR来定位。2.1.1 控制寄存器CR与状态寄存器SR大脑与反馈控制寄存器CR是定时器的“指挥中心”。你通过配置CR的各个位域来设定定时器的一切行为启动/停止SWR位、选择时钟源和预分频PCLK, CPE, CLK, POTx、设定工作模式MODEx、配置输出引脚行为OCx以及使能各类中断IEx。手册中示例代码的MOVE.W #$8205,CR1(A0)这条指令就是在进行一系列复杂的位操作组合。状态寄存器SR则是“仪表盘”实时反映定时器的运行状态。三个关键状态位需要牢记TOTimeout计数器减到0时置位表示一次定时周期完成。TCTimer Compare当计数器的值等于比较寄存器COM的值时置位。TGTimer Gate与外部门控信号TGATE相关在脉冲宽度测量模式下用于指示TGATE引脚的电平变化。在初始化时一个必须的步骤就是清除SR中的这些状态位如CLR.W SR1(A0)以避免残留的中断标志误触发。2.1.2 预装载寄存器PREL1 PREL2周期的蓝图这是定时器模块的精髓所在。16位的PREL1和PREL2寄存器共同定义了定时器的“时间模板”。PREL1预装载寄存器1在大多数模式下它定义了定时器周期的初始值。计数器使能后首先会加载PREL1的值开始递减。PREL2预装载寄存器2在可变占空比方波生成器和可变宽度单脉冲生成器这两种高级模式下才会启用。它的作用是当计数器第一次超时减到0后下一次加载的不是PREL1而是PREL2的值。这就允许你在一个周期内产生两个不同宽度的时间段从而生成占空比可变的方波或者一个宽度可独立设置的单脉冲。这里有一个极易出错的细节手册明确提到对PREL2的写操作必须在计数器超时Timeout前完成否则新值可能无法被可靠加载。这意味着在动态调整PREL2时你需要精确计算或通过状态位TO来同步你的写入时机否则会产生不可预测的脉冲波形。2.1.3 比较寄存器COM周期内的“路标”16位的比较寄存器COM提供了一个周期内的“中间检查点”。计数器在递减过程中会不断与COM的值进行比较。当两者相等时状态寄存器中的TC位会被置位。你可以通过使能TC中断在计数到特定值时及时得到通知。COM的一个典型应用是“提前预警”。例如你将PREL1设置为10000COM设置为9000。那么当计数器从10000递减到9000时就会触发TC事件。你可以利用这个中断做一些周期内的预处理工作而在TO中断发生时进行最终操作。这就把一个定时周期分成了两个阶段增加了控制的灵活性。注意手册在8.4.8节特别用“Caution”警告要避免对COM寄存器的“同时访问”。这里的“同时访问”指的是CPU写COM寄存器的操作与硬件比较逻辑读取COM值的操作发生冲突。虽然概率低但在高实时性要求下安全的做法是在修改COM前暂时关闭计数器清除SWR位修改完成后再重新使能或者确保在计数器值远离COM当前值时进行修改。2.1.4 计数器寄存器CNTR跳动的心脏这是一个只读寄存器反映了16位递减计数器的当前值。在脉冲宽度测量模式下读取CNTR的值并经过简单的计算取反加1就能得到在门控信号有效期间所经过的时钟周期数这是测量外部事件时长的基础。2.2 定时器工作模式实战与应用场景MC68340定时器支持多种模式通过CR寄存器的MODEx位选择。下面我们重点剖析两种最常用也最具代表性的模式。2.2.1 方波生成模式MODEx 101这是最常用的模式之一用于产生固定或可变频率的方波。手册中的第一个示例代码正是配置于此模式MOVE.W #$8205,CR1(A0)其中$8205的二进制位域包含了MODEx101。固定频率方波仅使用PREL1。计数器加载PREL1递减至0TO事件输出引脚TOUT翻转然后计数器重新加载PREL1如此循环。方波周期 (PREL1 1) * 时钟周期。可变占空比方波使用PREL1和PREL2。第一个半周期输出高电平或低电平由PREL1定义计数器超时后加载PREL2开始第二个半周期输出翻转再次超时后重新加载PREL1循环往复。这样就能生成占空比不为50%的方波占空比 (PREL1 1) / (PREL1 PREL2 2)。实操心得在计算预装载值时务必记住“1”。因为计数器是从N递减到0共经历了N1个时钟周期。例如要产生1ms的定时假设时钟频率为2MHz周期0.5μs则需要计数值 1ms / 0.5μs 2000。那么PREL1应设置为19992000 - 1。这个“差1错误”是新手最容易栽跟头的地方。2.2.2 脉冲宽度测量模式MODEx 010这个模式用于精确测量外部信号通过TGATE引脚引入的高电平或低电平宽度。手册中的第二个示例代码演示了此模式MOVE.W #$8A10,CR1(A0)。其工作原理是TGATE引脚有效根据TGE位选择高有效或低有效时计数器开始对选定的时钟进行递减计数TGATE信号无效时计数器停止。最终计数器中的剩余值反映了脉冲宽度。由于计数器是递减的且停止时可能未到0所以需要将读取的CNTR值取反再加1才能得到实际的计数值。手册代码里的等待逻辑非常经典LOOP1等待TGATE无效TGL1。确保从一个已知的无效状态开始。LOOP2等待TGATE有效TGL0。一旦有效计数器即将开始计数前提是CR已配置好且使能。配置并启动定时器此时TGATE已有效计数器开始计数。LOOP3等待TGATE无效TG1。TG位置1表示TGATE已无效计数停止。读取CNTR计算脉冲宽度计数值 (~CNTR) 1。避坑指南在脉冲宽度测量模式下时钟源的选择至关重要。如果被测脉冲很窄你需要选择更高的内部时钟例如系统时钟而不是经过大量分频的时钟否则可能因为分辨率不足而无法捕捉。反之测量很宽的脉冲时则要选择分频后的时钟或外部低速时钟防止计数器溢出。2.3 定时器模块初始化序列详解手册8.5节给出的初始化序列是黄金标准必须严格遵守。我们可以将其理解为一种“先静后动”的哲学静态配置阶段关闭定时器禁用定时器首先清除CR的SWR位。永远不要在定时器运行时修改核心配置。清除状态清除SR中的TO、TC、TG位避免历史中断标志干扰。配置模块设置模块配置寄存器MCR包括运行模式STP、冻结响应FRZx、访问权限SUPV和中断仲裁IARBx。配置中断设置中断寄存器IR定义该定时器中断的优先级ILx和向量号IVx。设置参数根据模式初始化PREL1、PREL2和COM寄存器。动态启动阶段使能定时器使能定时器最后才设置CR的SWR位并配置时钟源、模式、输出等所有运行时参数。这个顺序确保了所有参数在定时器开始“跳动”之前都已就位避免了因寄存器处于不确定状态而产生的毛刺或错误行为。在调试时如果定时器行为异常第一个要检查的就是初始化代码是否严格遵循了这个序列。3. JTAG边界扫描技术原理与MC68340实现当电路板上的芯片引脚密度越来越高传统的“探针测试”和“飞针测试”变得异常困难且成本高昂时JTAG边界扫描技术就成了救星。MC68340完整实现了IEEE 1149.1标准让我们可以“穿透”芯片封装直接访问其引脚环。3.1 TAP控制器边界扫描的“状态机大脑”JTAG操作的核心是一个由TCK驱动、TMS控制的16状态有限状态机FSM即TAP控制器。它决定了当前是进行指令操作还是数据操作是捕获、移位还是更新。TCKTest Clock测试时钟所有JTAG逻辑的同步信号。TMSTest Mode Select测试模式选择在TCK上升沿采样用于驱动状态机跳转。它内部有上拉电阻这意味着如果不连接默认状态为高。TDITest Data Input测试数据输入在TCK上升沿采样。内部也有上拉电阻。TDOTest Data Output测试数据输出在TCK下降沿变化仅在移位Shift-IR/DR状态有效驱动。理解状态机图手册图9-2是进行任何JTAG操作的基础。例如要执行一次边界扫描寄存器的读写典型路径是Test-Logic-Reset - Run-Test/Idle - Select-DR-Scan - Capture-DR - Shift-DR - Exit1-DR - Update-DR - Run-Test/Idle。 在Shift-DR状态数据通过TDI移入同时从TDO移出。在Update-DR状态移位寄存器中的值被锁存到并行输出真正驱动到引脚上。关键限制手册9.6节明确指出在非JTAG操作时即正常使用MC68340运行用户程序必须确保TAP控制器保持在Test-Logic-Reset状态。有两种方法一是依靠上电复位POR信号二是在TCK运行的情况下保持TMS为高电平至少5个TCK周期。因此在硬件设计上如果不用JTAG最简单的做法是将TMS引脚通过一个上拉电阻接到VCC并将TCK接地或接VCC避免悬空产生中间电平。这能确保JTAG逻辑完全透明不影响系统运行。3.2 边界扫描寄存器BSR132位的“数字栅栏”MC68340的边界扫描寄存器长达132位涵盖了几乎所有的I/O引脚。表9-2是这个寄存器的“地图”每一位对应一个特定的引脚或控制单元。理解这张表是进行精准测试的前提。位序Bit 0是最靠近TDO的位即最先被移出Bit 131是最后一位。这一点在组织测试向量时千万不能搞反。单元类型IO.Cell双向引脚的数据单元。它存储的是从引脚采样到的值或者将要输出到引脚的值。IO.Ctl0/IO.Ctl1双向引脚或三态输出引脚的控制单元。它决定对应的IO.Cell是作为输入高阻还是输出驱动。Ctl0是低电平有效驱动Ctl1是高电平有效驱动。例如ab.ctl位83是IO.Ctl1意味着当该控制位为1时与之关联的地址总线引脚A0-A23等处于输出驱动状态。O.Latch专用输出引脚的数据单元。I.Pin专用输入引脚的数据单元。开漏引脚如HALT、RESET它们在BSR中有两个位一个输出数据位O.Latch和一个输入数据位I.Pin。这意味着你可以通过JTAG控制其输出低电平或高阻但不能直接输出高电平需要外部上拉。一个关键技巧在解读采样数据时必须结合控制位IO.Ctlx来理解数据位IO.Cell的意义。如果控制位指示引脚为输出那么IO.Cell反映的是芯片试图驱动的值如果控制位指示为输入那么IO.Cell反映的是外部电路施加到引脚上的实际电平。忽略这一点采样数据将毫无意义。3.3 JTAG指令集解析与应用MC68340支持4条指令由3位指令寄存器IR编码。3.3.1 BYPASS (编码 X1X 或 101)这是上电或复位后的默认指令。它选择1位的旁路寄存器在TDI和TDO之间建立一个极短的路径。当一块板子上有多个JTAG器件串联时对非被测器件发送BYPASS指令可以将其“短路”大大缩短测试向量的长度提升测试效率。3.3.2 SAMPLE/PRELOAD (编码 001)这条指令非常有用它选择边界扫描寄存器BSR但不影响芯片的正常功能。SAMPLE采样功能在Capture-DR状态BSR会瞬间“抓拍”所有引脚上的实时电平系统逻辑和外部电路共同作用的结果。然后你可以通过移位操作Shift-DR将这些数据读出来。这相当于一个全功能的、非侵入式的逻辑分析仪用于在线调试和状态监控。重要警告手册9.4.2节用NOTE强调由于TCK和系统时钟CLKOUT不同步直接采样得到的数据可能是“亚稳态”的没有逻辑意义。为了获得有意义的采样必须从外部同步这两个时钟例如在CLKOUT的某个边沿触发TCK进行采样。这是很多人在使用SAMPLE功能时忽略的关键点。PRELOAD预装载功能在进入EXTEST指令前必须先用SAMPLE/PRELOAD指令将要输出的值移位到BSR的输出锁存器中。这样在切换到EXTEST时引脚就能立即输出已知的、安全的电平避免在切换瞬间对总线造成冲突。3.3.3 EXTEST (编码 000)这是进行电路板连通性测试的核心指令。选择BSR并且会复位MC68340的内部系统逻辑使其进入一个确定、无害的状态。功能在此指令下你可以完全通过JTAG控制BSR将特定值移位到输出单元驱动到引脚上测试输出路径。通过控制单元强制三态引脚为输出或高阻。在Capture-DR状态捕获引脚输入电平测试输入路径。应用最典型的应用是“开路/短路”测试。例如将芯片A的某个输出引脚通过EXTEST驱动为高然后在芯片B的对应输入引脚上使用SAMPLE或EXTEST捕获看是否为高以此验证PCB走线的连通性。3.3.4 HI-Z (编码 100)这是摩托罗拉定义的私有指令非常实用。它禁用MC68340所有的输出驱动器包括两态输出使其全部变为高阻态。同时它选择旁路寄存器。当你想测试板上其他器件又担心MC68340的输出与之冲突时使用这条指令可以将其安全地“隔离”开。3.4 边界扫描测试实战流程与避坑指南假设我们要用JTAG测试一块包含MC68340的电路板流程如下连接与初始化确保JTAG接口正确连接。上电后通过发送至少5个TCK脉冲且TMS为高确保TAP控制器进入Test-Logic-Reset状态。进入SAMPLE/PRELOAD移入指令001。进入Shift-DR状态将132位的BSR数据移出可先忽略主要是为了将移位寄存器移到正确位置同时移入你希望预装载的值。对于输出引脚移入你希望驱动的逻辑值对于输入引脚移入的值无关紧要对于控制位必须根据测试意图正确设置1使能驱动0为高阻。切换到EXTEST移入指令000。此时上一步预装载的值会更新到引脚输出驱动器上芯片系统逻辑被复位。执行测试驱动测试在Shift-DR状态将新的测试向量移入BSR然后在Update-DR状态更新到引脚。用万用表或示波器测量对应网络点的电压。捕获测试在Capture-DR状态捕获引脚电平然后移出查看。比对捕获值与预期值。恢复测试完成后移入BYPASS或HI-Z指令最后让TAP控制器回到Test-Logic-Reset状态。常见问题与排查技巧问题TDO没有输出或者输出全是乱码。排查首先检查TCK频率是否过高。JTAG电缆有长度限制高速TCK会导致信号完整性问题。先从低频如100kHz开始测试。其次检查TMS、TDI的上拉是否可靠TDO引脚是否连接正确。问题EXTEST测试时某个网络电平不对但电路原理图显示是连通的。排查检查BSR中对应引脚的控制位IO.Ctlx是否设置正确。如果该引脚是双向的你必须将其控制位设置为输出对于IO.Ctl1是1对于IO.Ctl0是0才能驱动它。如果控制位设置为输入那么你移入数据位的值是不会驱动到引脚上的。问题使用SAMPLE指令抓取的数据完全不可预测没有逻辑。排查这极大概率就是手册警告的时钟不同步问题。你需要设计一个同步机制。一个简单的方法是让MC68340运行一个简单的循环程序在某个GPIO引脚上产生一个周期性的同步脉冲。用这个脉冲作为触发信号控制JTAG适配器在脉冲有效时进行Capture-DR操作。或者如果条件允许可以用一个与系统时钟CLKOUT同步的时钟来作为TCK。问题芯片进入低功耗模式LPSTOP后功耗依然很高。排查检查JTAG相关引脚。手册9.5节指出如果TAP控制器不在Test-Logic-Reset状态会阻止芯片达到最低功耗。同时TCK在LPSTOP模式下未被阻塞。因此在进入低功耗前必须确保TAP控制器已复位TMS拉高并且最好将TCK引脚外部上拉或下拉至固定电平防止其振荡产生功耗。4. 系统集成与高级应用思考将定时器模块与JTAG边界扫描结合起来看MC68340体现了一款经典工业级微控制器的设计哲学既提供强大灵活的外设功能以满足复杂控制需求又内置了完整的可测试性设计DFT特性以保障生产质量和后期维护。在实际项目中定时器模块的稳定是系统实时性的基石。在编写驱动时除了遵循标准的初始化序列我强烈建议为每个定时器模式编写独立的、经过充分测试的配置函数并在其中加入参数校验例如检查预装载值是否超出16位范围。对于高精度的脉冲测量可以考虑使用定时器的输入捕获功能如果支持或结合中断与软件计数来扩展测量范围。而对于JTAG它不仅仅是生产测试的工具。在研发阶段它可以用来硬件调试在新板卡首次上电软件还未运行时用EXTEST验证电源、复位、时钟等关键网络。故障诊断当系统出现难以复现的故障时用SAMPLE指令长时间、低干扰地监控关键信号线捕捉异常瞬间。芯片编程许多JTAG适配器也支持通过边界扫描链对板载Flash或CPLD进行编程。最后关于手册中提到的“最小系统配置”第10节虽然它给出了时钟和复位电路的基本参考但在实际设计中VCCSYN的电源去耦和XFC引脚的外部滤波电容0.01μF ~ 0.1μF的选型和布局至关重要。它们直接影响到内部PLL的稳定性和时钟的抖动性能。务必使用低ESR的陶瓷电容并尽可能靠近芯片引脚放置。一个不稳定的时钟会让再精妙的定时器编程和再强大的JTAG调试都失去意义。
MC68340定时器与JTAG边界扫描：嵌入式系统时序控制与硬件诊断核心技术解析
发布时间：2026/6/20 0:46:45
1. 项目概述与核心价值在嵌入式系统开发尤其是涉及工业控制、汽车电子或通信设备这类对时序精度和可靠性要求极高的领域MC68340这款经典的32位微控制器至今仍因其强大的集成度和稳定的性能而备受青睐。我接触过不少基于这款芯片的老系统维护和升级项目深感其定时器模块和内置的JTAG边界扫描功能是工程师必须吃透的两个硬核知识点。前者是系统“心跳”的节拍器后者则是深入芯片“骨髓”进行诊断和测试的听诊器。很多人看数据手册会觉得寄存器描述很枯燥一堆缩写和位域让人头大但一旦你理解了它们协同工作的逻辑无论是调试一个诡异的定时中断还是排查一块复杂电路板的焊接短路都能变得游刃有余。简单来说MC68340的定时器模块远不止一个简单的倒计时器。它通过预装载寄存器PREL1, PREL2、比较寄存器COM与一个16位递减计数器的精妙配合能够实现从简单的延时到复杂的可变占空比方波、脉冲捕获与测量等多种模式。而它的JTAG边界扫描模块则严格遵循IEEE 1149.1标准在芯片四周布下了一个由132个边界扫描单元构成的“数字栅栏”。通过TCK、TMS、TDI、TDO这四根线你就能在不干扰芯片正常逻辑运行的前提下窥探甚至控制每一个引脚的电平状态这对于硬件开发后期的连通性测试、故障隔离和在线调试来说价值无可估量。这篇文章我就结合手册里的“硬核”资料和我自己踩过的一些坑为你彻底拆解MC68340的定时器模块和JTAG边界扫描。我会从寄存器级的工作原理讲起用汇编和C语言的视角分析配置代码并分享在真实项目中应用JTAG进行板级测试的实战流程和注意事项。无论你是正在维护遗产代码的工程师还是希望深入理解微控制器外设与测试技术的爱好者相信这些从一线项目中沉淀下来的细节和经验都能给你带来直接的帮助。2. MC68340定时器模块深度解析MC68340内部集成了两个完全相同的定时器模块Timer1和Timer2它们功能独立为系统提供了灵活的定时和波形生成能力。理解它的关键在于抓住几个核心寄存器以及它们在不同工作模式下的互动关系。2.1 核心寄存器组及其功能逻辑定时器模块的运作围绕着一组内存映射寄存器展开。每个定时器模块的寄存器组在内存中有一个基地址偏移例如Timer1是$600我们需要通过模块基地址寄存器MBAR来定位。2.1.1 控制寄存器CR与状态寄存器SR大脑与反馈控制寄存器CR是定时器的“指挥中心”。你通过配置CR的各个位域来设定定时器的一切行为启动/停止SWR位、选择时钟源和预分频PCLK, CPE, CLK, POTx、设定工作模式MODEx、配置输出引脚行为OCx以及使能各类中断IEx。手册中示例代码的MOVE.W #$8205,CR1(A0)这条指令就是在进行一系列复杂的位操作组合。状态寄存器SR则是“仪表盘”实时反映定时器的运行状态。三个关键状态位需要牢记TOTimeout计数器减到0时置位表示一次定时周期完成。TCTimer Compare当计数器的值等于比较寄存器COM的值时置位。TGTimer Gate与外部门控信号TGATE相关在脉冲宽度测量模式下用于指示TGATE引脚的电平变化。在初始化时一个必须的步骤就是清除SR中的这些状态位如CLR.W SR1(A0)以避免残留的中断标志误触发。2.1.2 预装载寄存器PREL1 PREL2周期的蓝图这是定时器模块的精髓所在。16位的PREL1和PREL2寄存器共同定义了定时器的“时间模板”。PREL1预装载寄存器1在大多数模式下它定义了定时器周期的初始值。计数器使能后首先会加载PREL1的值开始递减。PREL2预装载寄存器2在可变占空比方波生成器和可变宽度单脉冲生成器这两种高级模式下才会启用。它的作用是当计数器第一次超时减到0后下一次加载的不是PREL1而是PREL2的值。这就允许你在一个周期内产生两个不同宽度的时间段从而生成占空比可变的方波或者一个宽度可独立设置的单脉冲。这里有一个极易出错的细节手册明确提到对PREL2的写操作必须在计数器超时Timeout前完成否则新值可能无法被可靠加载。这意味着在动态调整PREL2时你需要精确计算或通过状态位TO来同步你的写入时机否则会产生不可预测的脉冲波形。2.1.3 比较寄存器COM周期内的“路标”16位的比较寄存器COM提供了一个周期内的“中间检查点”。计数器在递减过程中会不断与COM的值进行比较。当两者相等时状态寄存器中的TC位会被置位。你可以通过使能TC中断在计数到特定值时及时得到通知。COM的一个典型应用是“提前预警”。例如你将PREL1设置为10000COM设置为9000。那么当计数器从10000递减到9000时就会触发TC事件。你可以利用这个中断做一些周期内的预处理工作而在TO中断发生时进行最终操作。这就把一个定时周期分成了两个阶段增加了控制的灵活性。注意手册在8.4.8节特别用“Caution”警告要避免对COM寄存器的“同时访问”。这里的“同时访问”指的是CPU写COM寄存器的操作与硬件比较逻辑读取COM值的操作发生冲突。虽然概率低但在高实时性要求下安全的做法是在修改COM前暂时关闭计数器清除SWR位修改完成后再重新使能或者确保在计数器值远离COM当前值时进行修改。2.1.4 计数器寄存器CNTR跳动的心脏这是一个只读寄存器反映了16位递减计数器的当前值。在脉冲宽度测量模式下读取CNTR的值并经过简单的计算取反加1就能得到在门控信号有效期间所经过的时钟周期数这是测量外部事件时长的基础。2.2 定时器工作模式实战与应用场景MC68340定时器支持多种模式通过CR寄存器的MODEx位选择。下面我们重点剖析两种最常用也最具代表性的模式。2.2.1 方波生成模式MODEx 101这是最常用的模式之一用于产生固定或可变频率的方波。手册中的第一个示例代码正是配置于此模式MOVE.W #$8205,CR1(A0)其中$8205的二进制位域包含了MODEx101。固定频率方波仅使用PREL1。计数器加载PREL1递减至0TO事件输出引脚TOUT翻转然后计数器重新加载PREL1如此循环。方波周期 (PREL1 1) * 时钟周期。可变占空比方波使用PREL1和PREL2。第一个半周期输出高电平或低电平由PREL1定义计数器超时后加载PREL2开始第二个半周期输出翻转再次超时后重新加载PREL1循环往复。这样就能生成占空比不为50%的方波占空比 (PREL1 1) / (PREL1 PREL2 2)。实操心得在计算预装载值时务必记住“1”。因为计数器是从N递减到0共经历了N1个时钟周期。例如要产生1ms的定时假设时钟频率为2MHz周期0.5μs则需要计数值 1ms / 0.5μs 2000。那么PREL1应设置为19992000 - 1。这个“差1错误”是新手最容易栽跟头的地方。2.2.2 脉冲宽度测量模式MODEx 010这个模式用于精确测量外部信号通过TGATE引脚引入的高电平或低电平宽度。手册中的第二个示例代码演示了此模式MOVE.W #$8A10,CR1(A0)。其工作原理是TGATE引脚有效根据TGE位选择高有效或低有效时计数器开始对选定的时钟进行递减计数TGATE信号无效时计数器停止。最终计数器中的剩余值反映了脉冲宽度。由于计数器是递减的且停止时可能未到0所以需要将读取的CNTR值取反再加1才能得到实际的计数值。手册代码里的等待逻辑非常经典LOOP1等待TGATE无效TGL1。确保从一个已知的无效状态开始。LOOP2等待TGATE有效TGL0。一旦有效计数器即将开始计数前提是CR已配置好且使能。配置并启动定时器此时TGATE已有效计数器开始计数。LOOP3等待TGATE无效TG1。TG位置1表示TGATE已无效计数停止。读取CNTR计算脉冲宽度计数值 (~CNTR) 1。避坑指南在脉冲宽度测量模式下时钟源的选择至关重要。如果被测脉冲很窄你需要选择更高的内部时钟例如系统时钟而不是经过大量分频的时钟否则可能因为分辨率不足而无法捕捉。反之测量很宽的脉冲时则要选择分频后的时钟或外部低速时钟防止计数器溢出。2.3 定时器模块初始化序列详解手册8.5节给出的初始化序列是黄金标准必须严格遵守。我们可以将其理解为一种“先静后动”的哲学静态配置阶段关闭定时器禁用定时器首先清除CR的SWR位。永远不要在定时器运行时修改核心配置。清除状态清除SR中的TO、TC、TG位避免历史中断标志干扰。配置模块设置模块配置寄存器MCR包括运行模式STP、冻结响应FRZx、访问权限SUPV和中断仲裁IARBx。配置中断设置中断寄存器IR定义该定时器中断的优先级ILx和向量号IVx。设置参数根据模式初始化PREL1、PREL2和COM寄存器。动态启动阶段使能定时器使能定时器最后才设置CR的SWR位并配置时钟源、模式、输出等所有运行时参数。这个顺序确保了所有参数在定时器开始“跳动”之前都已就位避免了因寄存器处于不确定状态而产生的毛刺或错误行为。在调试时如果定时器行为异常第一个要检查的就是初始化代码是否严格遵循了这个序列。3. JTAG边界扫描技术原理与MC68340实现当电路板上的芯片引脚密度越来越高传统的“探针测试”和“飞针测试”变得异常困难且成本高昂时JTAG边界扫描技术就成了救星。MC68340完整实现了IEEE 1149.1标准让我们可以“穿透”芯片封装直接访问其引脚环。3.1 TAP控制器边界扫描的“状态机大脑”JTAG操作的核心是一个由TCK驱动、TMS控制的16状态有限状态机FSM即TAP控制器。它决定了当前是进行指令操作还是数据操作是捕获、移位还是更新。TCKTest Clock测试时钟所有JTAG逻辑的同步信号。TMSTest Mode Select测试模式选择在TCK上升沿采样用于驱动状态机跳转。它内部有上拉电阻这意味着如果不连接默认状态为高。TDITest Data Input测试数据输入在TCK上升沿采样。内部也有上拉电阻。TDOTest Data Output测试数据输出在TCK下降沿变化仅在移位Shift-IR/DR状态有效驱动。理解状态机图手册图9-2是进行任何JTAG操作的基础。例如要执行一次边界扫描寄存器的读写典型路径是Test-Logic-Reset - Run-Test/Idle - Select-DR-Scan - Capture-DR - Shift-DR - Exit1-DR - Update-DR - Run-Test/Idle。 在Shift-DR状态数据通过TDI移入同时从TDO移出。在Update-DR状态移位寄存器中的值被锁存到并行输出真正驱动到引脚上。关键限制手册9.6节明确指出在非JTAG操作时即正常使用MC68340运行用户程序必须确保TAP控制器保持在Test-Logic-Reset状态。有两种方法一是依靠上电复位POR信号二是在TCK运行的情况下保持TMS为高电平至少5个TCK周期。因此在硬件设计上如果不用JTAG最简单的做法是将TMS引脚通过一个上拉电阻接到VCC并将TCK接地或接VCC避免悬空产生中间电平。这能确保JTAG逻辑完全透明不影响系统运行。3.2 边界扫描寄存器BSR132位的“数字栅栏”MC68340的边界扫描寄存器长达132位涵盖了几乎所有的I/O引脚。表9-2是这个寄存器的“地图”每一位对应一个特定的引脚或控制单元。理解这张表是进行精准测试的前提。位序Bit 0是最靠近TDO的位即最先被移出Bit 131是最后一位。这一点在组织测试向量时千万不能搞反。单元类型IO.Cell双向引脚的数据单元。它存储的是从引脚采样到的值或者将要输出到引脚的值。IO.Ctl0/IO.Ctl1双向引脚或三态输出引脚的控制单元。它决定对应的IO.Cell是作为输入高阻还是输出驱动。Ctl0是低电平有效驱动Ctl1是高电平有效驱动。例如ab.ctl位83是IO.Ctl1意味着当该控制位为1时与之关联的地址总线引脚A0-A23等处于输出驱动状态。O.Latch专用输出引脚的数据单元。I.Pin专用输入引脚的数据单元。开漏引脚如HALT、RESET它们在BSR中有两个位一个输出数据位O.Latch和一个输入数据位I.Pin。这意味着你可以通过JTAG控制其输出低电平或高阻但不能直接输出高电平需要外部上拉。一个关键技巧在解读采样数据时必须结合控制位IO.Ctlx来理解数据位IO.Cell的意义。如果控制位指示引脚为输出那么IO.Cell反映的是芯片试图驱动的值如果控制位指示为输入那么IO.Cell反映的是外部电路施加到引脚上的实际电平。忽略这一点采样数据将毫无意义。3.3 JTAG指令集解析与应用MC68340支持4条指令由3位指令寄存器IR编码。3.3.1 BYPASS (编码 X1X 或 101)这是上电或复位后的默认指令。它选择1位的旁路寄存器在TDI和TDO之间建立一个极短的路径。当一块板子上有多个JTAG器件串联时对非被测器件发送BYPASS指令可以将其“短路”大大缩短测试向量的长度提升测试效率。3.3.2 SAMPLE/PRELOAD (编码 001)这条指令非常有用它选择边界扫描寄存器BSR但不影响芯片的正常功能。SAMPLE采样功能在Capture-DR状态BSR会瞬间“抓拍”所有引脚上的实时电平系统逻辑和外部电路共同作用的结果。然后你可以通过移位操作Shift-DR将这些数据读出来。这相当于一个全功能的、非侵入式的逻辑分析仪用于在线调试和状态监控。重要警告手册9.4.2节用NOTE强调由于TCK和系统时钟CLKOUT不同步直接采样得到的数据可能是“亚稳态”的没有逻辑意义。为了获得有意义的采样必须从外部同步这两个时钟例如在CLKOUT的某个边沿触发TCK进行采样。这是很多人在使用SAMPLE功能时忽略的关键点。PRELOAD预装载功能在进入EXTEST指令前必须先用SAMPLE/PRELOAD指令将要输出的值移位到BSR的输出锁存器中。这样在切换到EXTEST时引脚就能立即输出已知的、安全的电平避免在切换瞬间对总线造成冲突。3.3.3 EXTEST (编码 000)这是进行电路板连通性测试的核心指令。选择BSR并且会复位MC68340的内部系统逻辑使其进入一个确定、无害的状态。功能在此指令下你可以完全通过JTAG控制BSR将特定值移位到输出单元驱动到引脚上测试输出路径。通过控制单元强制三态引脚为输出或高阻。在Capture-DR状态捕获引脚输入电平测试输入路径。应用最典型的应用是“开路/短路”测试。例如将芯片A的某个输出引脚通过EXTEST驱动为高然后在芯片B的对应输入引脚上使用SAMPLE或EXTEST捕获看是否为高以此验证PCB走线的连通性。3.3.4 HI-Z (编码 100)这是摩托罗拉定义的私有指令非常实用。它禁用MC68340所有的输出驱动器包括两态输出使其全部变为高阻态。同时它选择旁路寄存器。当你想测试板上其他器件又担心MC68340的输出与之冲突时使用这条指令可以将其安全地“隔离”开。3.4 边界扫描测试实战流程与避坑指南假设我们要用JTAG测试一块包含MC68340的电路板流程如下连接与初始化确保JTAG接口正确连接。上电后通过发送至少5个TCK脉冲且TMS为高确保TAP控制器进入Test-Logic-Reset状态。进入SAMPLE/PRELOAD移入指令001。进入Shift-DR状态将132位的BSR数据移出可先忽略主要是为了将移位寄存器移到正确位置同时移入你希望预装载的值。对于输出引脚移入你希望驱动的逻辑值对于输入引脚移入的值无关紧要对于控制位必须根据测试意图正确设置1使能驱动0为高阻。切换到EXTEST移入指令000。此时上一步预装载的值会更新到引脚输出驱动器上芯片系统逻辑被复位。执行测试驱动测试在Shift-DR状态将新的测试向量移入BSR然后在Update-DR状态更新到引脚。用万用表或示波器测量对应网络点的电压。捕获测试在Capture-DR状态捕获引脚电平然后移出查看。比对捕获值与预期值。恢复测试完成后移入BYPASS或HI-Z指令最后让TAP控制器回到Test-Logic-Reset状态。常见问题与排查技巧问题TDO没有输出或者输出全是乱码。排查首先检查TCK频率是否过高。JTAG电缆有长度限制高速TCK会导致信号完整性问题。先从低频如100kHz开始测试。其次检查TMS、TDI的上拉是否可靠TDO引脚是否连接正确。问题EXTEST测试时某个网络电平不对但电路原理图显示是连通的。排查检查BSR中对应引脚的控制位IO.Ctlx是否设置正确。如果该引脚是双向的你必须将其控制位设置为输出对于IO.Ctl1是1对于IO.Ctl0是0才能驱动它。如果控制位设置为输入那么你移入数据位的值是不会驱动到引脚上的。问题使用SAMPLE指令抓取的数据完全不可预测没有逻辑。排查这极大概率就是手册警告的时钟不同步问题。你需要设计一个同步机制。一个简单的方法是让MC68340运行一个简单的循环程序在某个GPIO引脚上产生一个周期性的同步脉冲。用这个脉冲作为触发信号控制JTAG适配器在脉冲有效时进行Capture-DR操作。或者如果条件允许可以用一个与系统时钟CLKOUT同步的时钟来作为TCK。问题芯片进入低功耗模式LPSTOP后功耗依然很高。排查检查JTAG相关引脚。手册9.5节指出如果TAP控制器不在Test-Logic-Reset状态会阻止芯片达到最低功耗。同时TCK在LPSTOP模式下未被阻塞。因此在进入低功耗前必须确保TAP控制器已复位TMS拉高并且最好将TCK引脚外部上拉或下拉至固定电平防止其振荡产生功耗。4. 系统集成与高级应用思考将定时器模块与JTAG边界扫描结合起来看MC68340体现了一款经典工业级微控制器的设计哲学既提供强大灵活的外设功能以满足复杂控制需求又内置了完整的可测试性设计DFT特性以保障生产质量和后期维护。在实际项目中定时器模块的稳定是系统实时性的基石。在编写驱动时除了遵循标准的初始化序列我强烈建议为每个定时器模式编写独立的、经过充分测试的配置函数并在其中加入参数校验例如检查预装载值是否超出16位范围。对于高精度的脉冲测量可以考虑使用定时器的输入捕获功能如果支持或结合中断与软件计数来扩展测量范围。而对于JTAG它不仅仅是生产测试的工具。在研发阶段它可以用来硬件调试在新板卡首次上电软件还未运行时用EXTEST验证电源、复位、时钟等关键网络。故障诊断当系统出现难以复现的故障时用SAMPLE指令长时间、低干扰地监控关键信号线捕捉异常瞬间。芯片编程许多JTAG适配器也支持通过边界扫描链对板载Flash或CPLD进行编程。最后关于手册中提到的“最小系统配置”第10节虽然它给出了时钟和复位电路的基本参考但在实际设计中VCCSYN的电源去耦和XFC引脚的外部滤波电容0.01μF ~ 0.1μF的选型和布局至关重要。它们直接影响到内部PLL的稳定性和时钟的抖动性能。务必使用低ESR的陶瓷电容并尽可能靠近芯片引脚放置。一个不稳定的时钟会让再精妙的定时器编程和再强大的JTAG调试都失去意义。
