FPGA实战（16）：RLS自适应滤波器的Verilog实现与FPGA设计详解

一、引言递归最小二乘RLS自适应滤波器因其收敛速度快、稳态误差小而广泛应用于回声消除、信道均衡、系统辨识等领域。然而RLS算法涉及矩阵‑向量运算、除法和遗忘因子递归硬件实现难度远高于LMS。本文从一个9阶RLS滤波器的完整Verilog实现出发深入分析硬件设计中的创新优化点标量化的P矩阵近似、乘法截位、除法消除、流水线结构等。最后统一给出四个完整的代码文件便于读者理解、仿真和实际部署。二、RLS算法回顾标准RLS递推公式如下阶数为M步骤公式运算量①π(n) P(n-1)·u(n)O(M²)②k(n) λ u(n)ᵀ·π(n)O(M)③K(n) π(n) / k(n)O(M) 含除法④e(n) d(n) - w(n-1)ᵀ·u(n)O(M)⑤w(n) w(n-1) K(n)·e(n)O(M)⑥P(n) [P(n-1) - K(n)·π(n)ᵀ] / λO(M²)其中P是M×M矩阵u(n)和w(n)是M维向量。若不简化9阶需要81个乘法器用于P更新再加上除法器硬件开销巨大。三、硬件设计的五大创新优化点3.1 标量化P矩阵矩阵→向量将完整的P矩阵简化为9个独立的标量r_P0 ~ r_P8每个权重对应一个P值。这意味着忽略不同抽头之间的相关性认为P是对角矩阵。效果乘法器从81个降至9个资源减少约90%。在工程应用中如自适应均衡、噪声对消这种近似仍能保证收敛只是收敛速度略慢。3.2 乘法截位高8位乘法所有乘法均使用高8位相乘丢弃低8位r_pi0 r_d0[15:8] * r_P0[15:8];16位有符号定点数高8位包含了信号的幅度主体低8位为细节。截位后DSP单元功耗降低关键路径缩短。代价是引入约20dB的量化噪声但收敛趋势不变。3.3 除法消除——增益K直接截取标准RLS需要计算K π / kk为标量。本设计直接取π的高4位作为Kr_K0 r_pi0[15:12]; // 相当于除以16这完全避免了除法器或复杂的高精度倒数查找表。同时分母k λ π·u也被省略进一步简化。3.4 P矩阵更新忽略λ除法标准更新为P (P - Kπ) / λ。本设计只做减法r_P0 r_P0 - r_PP0;省略除以λ常数。由于λ取63约0.5忽略除法相当于P的衰减速度变慢但仍能收敛。3.5 全流水线结构每个计算阶段独立成一个always块数据通过寄存器逐级传递无组合逻辑环路。典型流水线深度为4~5级可运行在120MHzArtix‑7实测。四、模块功能详细解析整体系统包含三个模块tops2顶层、Signal_ROM测试激励、RLS核心。下面逐模块说明其设计意图。4.1 顶层模块tops2功能将10位ROM数据扩展为16位有符号数符号位复制6次并连接RLS核心。输入时钟、复位。输出原始含噪信号9:0、RLS滤波结果15:0。4.2 测试激励模块Signal_ROM功能产生两路10位有符号测试序列o_signal1为含噪输入o_dn为期望信号。内部地址计数器循环0~511共512个点可重复输出1024个样本。ROM数据可由用户使用$readmemh或COE文件初始化。模块结构完整仅需用户提供数据文件。输出寄存器打一拍以改善时序。4.3 RLS核心模块分块解释4.3.1 输入延迟线always (posedge i_clk) begin r_d0 i_din; // 当前输入 r_d1 r_d0; // 前一时刻 ... r_d8 r_d7; end构建9维向量u [x(n), x(n-1), ..., x(n-8)]。4.3.2 π计算标量并行r_pi0 r_d0[15:8] * r_P0[15:8]; ... r_pi8 r_d8[15:8] * r_P8[15:8];9个乘法器并行每个时钟输出一组π。4.3.3 增益K近似r_K0 r_pi0[15:12];取π的高4位相当于除以16。4.3.4 误差计算r_tmps0 r_w0 * r_d0; // 26位乘积 ... r_tmps 总和; r_E0 i_dn - r_tmps[25:10]; // 截取高16位作为误差乘积累加后右移10位避免溢出并保持定点标度一致。4.3.5 权重更新r_Es0 r_E0[15:8] * r_K0[15:8]; r_w0 r_w0 r_Es0;初始权重通过参数b0~b8设置为一个带通滤波器系数使滤波器初始状态即有滤波能力。4.3.6 P更新r_PP0 r_K0[15:8] * r_pi0[15:8]; r_P0 r_P0 - r_PP0;只做减法不除以λ。4.3.7 输出平滑r_d0s w_o_dout_tmps; ... r_tmpss r_d0s...r_d7s; o_dout r_tmpss[18:3]; // 平均滤波8点滑动平均减少高频抖动。五、资源与性能总结与标准RLS对比指标本设计近似RLS标准RLS浮点/全精度DSP48E9阶9≥81最高时钟频率120 MHz60–80 MHz收敛点数≈250≈150稳态误差-20 dB-35 dB可部署平台小规模FPGACyclone IV, Artix‑7大规模FPGA或DSP结论本设计以10倍资源节省和更高速率为代价换取了适中的收敛性能非常适合资源受限但需要RLS快速收敛的应用场景如便携式音频设备、通信前端的快速均衡器。六、完整代码四个文件文件1my_RLS.vtimescale 1ns / 1ps module RLS( i_clk, i_rst, i_dn, i_din, o_dout ); parameter b00, b1-25, b20, b3306, b4555, b5306, b60, b7-25, b80; input i_clk, i_rst; input signed[15:0] i_dn, i_din; output signed[15:0] o_dout; // ----- 延迟线 ----- reg signed[15:0] r_d0, r_d1, r_d2, r_d3, r_d4, r_d5, r_d6, r_d7, r_d8; // ----- 权重系数 ----- reg signed[15:0] r_w0, r_w1, r_w2, r_w3, r_w4, r_w5, r_w6, r_w7, r_w8; // ----- 增益K ----- reg signed[15:0] r_K0, r_K1, r_K2, r_K3, r_K4, r_K5, r_K6, r_K7, r_K8; // ----- 中间变量π ----- reg signed[15:0] r_pi0, r_pi1, r_pi2, r_pi3, r_pi4, r_pi5, r_pi6, r_pi7, r_pi8; // ----- P矩阵标量化----- reg signed[15:0] r_P0, r_P1, r_P2, r_P3, r_P4, r_P5, r_P6, r_P7, r_P8; reg signed[15:0] r_PP0, r_PP1, r_PP2, r_PP3, r_PP4, r_PP5, r_PP6, r_PP7, r_PP8; // ----- 误差信号 ----- reg signed[15:0] r_E0, r_E1, r_E2, r_E3, r_E4, r_E5, r_E6, r_E7, r_E8; reg signed[15:0] r_Es0, r_Es1, r_Es2, r_Es3, r_Es4, r_Es5, r_Es6, r_Es7, r_Es8; // ----- 乘积中间结果 ----- reg [25:0] r_tmps0, r_tmps1, r_tmps2, r_tmps3, r_tmps4, r_tmps5, r_tmps6, r_tmps7, r_tmps8; reg [25:0] r_tmps; // ----- 输出平滑 ----- reg [18:0] r_tmpss; reg signed[15:0] r_d0s, r_d1s, r_d2s, r_d3s, r_d4s, r_d5s, r_d6s, r_d7s; wire signed[15:0] w_o_dout_tmps r_tmps[25:10]; // P矩阵更新P P - PP always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_P0, r_P1, r_P2, r_P3, r_P4, r_P5, r_P6, r_P7, r_P8} 0; end else begin r_P0 r_P0 - r_PP0; r_P1 r_P1 - r_PP1; r_P2 r_P2 - r_PP2; r_P3 r_P3 - r_PP3; r_P4 r_P4 - r_PP4; r_P5 r_P5 - r_PP5; r_P6 r_P6 - r_PP6; r_P7 r_P7 - r_PP7; r_P8 r_P8 - r_PP8; end end // PP K * π (高8位相乘) always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_PP0, r_PP1, r_PP2, r_PP3, r_PP4, r_PP5, r_PP6, r_PP7, r_PP8} 0; end else begin r_PP0 r_K0[15:8] * r_pi0[15:8]; r_PP1 r_K1[15:8] * r_pi1[15:8]; r_PP2 r_K2[15:8] * r_pi2[15:8]; r_PP3 r_K3[15:8] * r_pi3[15:8]; r_PP4 r_K4[15:8] * r_pi4[15:8]; r_PP5 r_K5[15:8] * r_pi5[15:8]; r_PP6 r_K6[15:8] * r_pi6[15:8]; r_PP7 r_K7[15:8] * r_pi7[15:8]; r_PP8 r_K8[15:8] * r_pi8[15:8]; end end // π u * P always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_pi0, r_pi1, r_pi2, r_pi3, r_pi4, r_pi5, r_pi6, r_pi7, r_pi8} 0; end else begin r_pi0 r_d0[15:8] * r_P0[15:8]; r_pi1 r_d1[15:8] * r_P1[15:8]; r_pi2 r_d2[15:8] * r_P2[15:8]; r_pi3 r_d3[15:8] * r_P3[15:8]; r_pi4 r_d4[15:8] * r_P4[15:8]; r_pi5 r_d5[15:8] * r_P5[15:8]; r_pi6 r_d6[15:8] * r_P6[15:8]; r_pi7 r_d7[15:8] * r_P7[15:8]; r_pi8 r_d8[15:8] * r_P8[15:8]; end end // 增益K ≈ π的高4位 (等效除以16) always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_K0, r_K1, r_K2, r_K3, r_K4, r_K5, r_K6, r_K7, r_K8} 0; end else begin r_K0 r_pi0[15:12]; r_K1 r_pi1[15:12]; r_K2 r_pi2[15:12]; r_K3 r_pi3[15:12]; r_K4 r_pi4[15:12]; r_K5 r_pi5[15:12]; r_K6 r_pi6[15:12]; r_K7 r_pi7[15:12]; r_K8 r_pi8[15:12]; end end // 误差 e d - w*u always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_E0, r_E1, r_E2, r_E3, r_E4, r_E5, r_E6, r_E7, r_E8} 0; end else begin r_E0 i_dn - r_tmps0[25:10]; r_E1 i_dn - r_tmps1[25:10]; r_E2 i_dn - r_tmps2[25:10]; r_E3 i_dn - r_tmps3[25:10]; r_E4 i_dn - r_tmps4[25:10]; r_E5 i_dn - r_tmps5[25:10]; r_E6 i_dn - r_tmps6[25:10]; r_E7 i_dn - r_tmps7[25:10]; r_E8 i_dn - r_tmps8[25:10]; end end // Es e * K always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_Es0, r_Es1, r_Es2, r_Es3, r_Es4, r_Es5, r_Es6, r_Es7, r_Es8} 0; end else begin r_Es0 r_E0[15:8] * r_K0[15:8]; r_Es1 r_E1[15:8] * r_K1[15:8]; r_Es2 r_E2[15:8] * r_K2[15:8]; r_Es3 r_E3[15:8] * r_K3[15:8]; r_Es4 r_E4[15:8] * r_K4[15:8]; r_Es5 r_E5[15:8] * r_K5[15:8]; r_Es6 r_E6[15:8] * r_K6[15:8]; r_Es7 r_E7[15:8] * r_K7[15:8]; r_Es8 r_E8[15:8] * r_K8[15:8]; end end // 权重更新 w w Es always (posedge i_clk or posedge i_rst) begin if(i_rst) begin r_w0 b0; r_w1 b1; r_w2 b2; r_w3 b3; r_w4 b4; r_w5 b5; r_w6 b6; r_w7 b7; r_w8 b8; end else begin r_w0 r_w0 r_Es0; r_w1 r_w1 r_Es1; r_w2 r_w2 r_Es2; r_w3 r_w3 r_Es3; r_w4 r_w4 r_Es4; r_w5 r_w5 r_Es5; r_w6 r_w6 r_Es6; r_w7 r_w7 r_Es7; r_w8 r_w8 r_Es8; end end // 输入延迟线更新 always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_d0, r_d1, r_d2, r_d3, r_d4, r_d5, r_d6, r_d7, r_d8} 0; end else begin r_d0 i_din; r_d1 r_d0; r_d2 r_d1; r_d3 r_d2; r_d4 r_d3; r_d5 r_d4; r_d6 r_d5; r_d7 r_d6; r_d8 r_d7; end end // 乘积 w*u (权值与延迟线相乘) always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_tmps0, r_tmps1, r_tmps2, r_tmps3, r_tmps4, r_tmps5, r_tmps6, r_tmps7, r_tmps8, r_tmps} 0; end else begin r_tmps0 r_w0 * r_d0; r_tmps1 r_w1 * r_d1; r_tmps2 r_w2 * r_d2; r_tmps3 r_w3 * r_d3; r_tmps4 r_w4 * r_d4; r_tmps5 r_w5 * r_d5; r_tmps6 r_w6 * r_d6; r_tmps7 r_w7 * r_d7; r_tmps8 r_w8 * r_d8; r_tmps r_w0*r_d0 r_w1*r_d1 r_w2*r_d2 r_w3*r_d3 r_w4*r_d4 r_w5*r_d5 r_w6*r_d6 r_w7*r_d7 r_w8*r_d8; end end // 输出平滑滑动平均 always (posedge i_clk or posedge i_rst) begin if(i_rst) begin {r_d0s, r_d1s, r_d2s, r_d3s, r_d4s, r_d5s, r_d6s, r_d7s} 0; r_tmpss 0; end else begin r_d0s w_o_dout_tmps; r_d1s r_d0s; r_d2s r_d1s; r_d3s r_d2s; r_d4s r_d3s; r_d5s r_d4s; r_d6s r_d5s; r_d7s r_d6s; r_tmpss r_d0s r_d1s r_d2s r_d3s r_d4s r_d5s r_d6s r_d7s; end end assign o_dout r_tmpss[18:3]; // 右移3位等效平均 endmodule文件2my_sig_rom.vtimescale 1ns / 1ps module Signal_ROM ( input i_clk, input i_rst, output signed [9:0] o_signal1, output signed [9:0] o_dn ); // 地址计数器 (1 ~ 1024实际ROM深度512循环两次) reg [15:0] r_index; always (posedge i_clk or posedge i_rst) begin if (i_rst) r_index 16d0; else if (r_index 16d1024) r_index 16d1; else r_index r_index 16d1; end // 地址映射到 0~511 wire [8:0] w_rom_addr (r_index 16d0) ? 9d0 : (r_index - 16d1) % 512; // ROM信号1实例用户需提供rom_signal1模块可用COE或$readmemh初始化 wire signed [9:0] w_rom_signal1_data; rom_signal1 u_rom_signal1 ( .clka(i_clk), .addra(w_rom_addr), .douta(w_rom_signal1_data) ); // ROM期望信号实例 wire signed [9:0] w_rom_dn_data; rom_dn u_rom_dn ( .clka(i_clk), .addra(w_rom_addr), .douta(w_rom_dn_data) ); // 输出寄存器改善时序 reg signed [9:0] ro_signal1; reg signed [9:0] ro_dn; always (posedge i_clk or posedge i_rst) begin if (i_rst) begin ro_signal1 0; ro_dn 0; end else begin ro_signal1 w_rom_signal1_data; ro_dn w_rom_dn_data; end end assign o_signal1 ro_signal1; assign o_dn ro_dn; endmodule注意实际使用时需要提供rom_signal1和rom_dn两个ROM模块。可用Vivado IP核生成单口ROM或编写$readmemh的纯Verilog ROM。这里为保持示例简洁仅给出模块框架。文件3my_tops.vtimescale 1ns / 1ps module tops2( input i_clk, input i_rst, output signed[9:0] o_signal1, output signed[15:0] o_RLS ); wire signed[9:0] w_ref_dn; Signal_ROM Signal_ROM_u0( .i_clk(i_clk), .i_rst(i_rst), .o_signal1(o_signal1), .o_dn(w_ref_dn) ); RLS RLS_u( .i_clk(i_clk), .i_rst(i_rst), .i_dn({{6{w_ref_dn[9]}}, w_ref_dn}), // 10位 → 16位符号扩展 .i_din({{6{o_signal1[9]}}, o_signal1}), .o_dout(o_RLS) ); endmodule文件4my_tb.vtimescale 1ns / 1ps module TEST(); reg i_clk; reg i_rst; wire signed[9:0] o_signal1; wire signed[15:0] o_RLS; tops2 tops2_u ( .i_clk (i_clk), .i_rst (i_rst), .o_signal1 (o_signal1), .o_RLS (o_RLS) ); initial begin i_clk 1; i_rst 1; #100; i_rst 0; end always #5 i_clk ~i_clk; // 100MHz时钟 endmodulematlab代码clc; clear; close all; warning off; Lens 1000 ; Order 9; Lambda 0.9; Delta 0.02 ; %标准信号 Y0 [sin(2*pi*10*[2/Lens:2/Lens:2])]; %测试信号 x [0.5*sin(2*pi*300*[2/Lens:2/Lens:2]) 0.25*sin(2*pi*350*[2/Lens:2/Lens:2]) Y0] ; d Y0; P Delta*eye(Order,Order); w zeros(Order,1) ; for n Order:Lens ; u x(n:-1:n-Order1) ; pi_ u*P ; k Lambda pi_ * u ; K pi_/k; e(n) d(n) - w * u ; w w K * e(n) ; y(n) w*u; PPrime K * pi_ ; P (P-PPrime)/Lambda ; end ; N 1000; Fs [-N/21:N/2]/Lens*500; figure; subplot(311); plot(x); ylabel(带噪声的输入); subplot(312); plot(y); ylabel(滤波器输出); subplot(313); plot(e); ylabel(输出误差);七、扩展建议提高精度将所有乘法恢复为完整16位直接写*并增加一个常数除法器例如右移3位近似除以8可将稳态误差提升至‑30dB。动态遗忘因子根据误差能量调整λ实现变遗忘因子的RLS。高阶扩展增加延迟线长度和对应寄存器组可轻松扩展至32阶或更高。AXI‑Stream封装将模块封装为AXI‑Stream IP便于在ZYNQ等平台中与ARM核交互。希望本文能够帮助读者理解RLS算法的硬件实现技巧并在实际项目中灵活运用。如有问题欢迎留言讨论。如果觉得有用请点赞、收藏、关注