1. 项目概述为什么需要深入理解SHI在嵌入式音频处理系统尤其是像Freescale现NXPDSP56720/56721这样的多核音频处理器中处理器与外部主控芯片如MCU、FPGA或其他DSP之间的高效、可靠通信是系统设计的基石。串行主机接口Serial Host Interface, SHI正是为此而生的关键外设。它不是简单的串口而是一个集成了内存映射访问、中断驱动、DMA支持并兼容I2C和SPI双协议的高度可编程通信引擎。对于从事音频算法开发、嵌入式系统固件编写或硬件驱动的工程师而言仅仅知道如何配置几个寄存器是远远不够的。你必须透彻理解其内部架构、数据流、中断机制以及各种模式下的时序细节才能写出稳定、高效且能应对复杂场景如高优先级音频中断下的数据通信的驱动代码。否则通信丢包、时序错乱、系统死锁等问题将层出不穷。本文将以DSP56720/56721的SHI模块为蓝本结合手册原理与实战经验为你彻底拆解其架构与编程模型。2. SHI内部架构与核心设计思想2.1 内存映射DSP视角下的SHISHI最核心的设计思想是内存映射。DSP内核将SHI视为X数据存储器空间中的一个外设。这意味着DSP可以使用访问内存的普通指令如MOVE和寻址模式来读写SHI的控制与数据寄存器。手册中给出的寄存器地址如HCSR在$FFFF91就是其在DSP内存空间中的“门牌号”。为什么选择内存映射编程简化开发者无需学习特殊的I/O指令统一了内存与I/O的访问方式降低了编程复杂度。效率提升MOVEP指令的存在是关键。这条指令允许在接口和内存之间直接传输数据而无需经过中间寄存器中转这对于需要批量传输音频数据块的场景至关重要能显著减少指令周期。DMA集成由于SHI寄存器在统一的内存地址空间中DMA控制器可以像搬运一块内存数据一样自动服务SHI的发送HTX和接收HRX FIFO数据路径。这实现了数据搬运与DSP核心计算的完全解耦是保证实时音频处理不被打断的“法宝”。从图10-1的框图可以看出SHI内部是一个精巧的双总线结构一边通过DSP全局数据总线与核心及DMA相连另一边通过移位寄存器IOSR和引脚控制逻辑与外部串行总线I2C/SPI对接。中间的控制器逻辑则是协调双方、生成时钟、处理协议和中断的“大脑”。2.2 双模式与时钟生成策略SHI支持主模式Master和从模式Slave并通过HMST位进行切换。这个选择决定了谁是通信时序的发起者。主模式HMST1SHI主动生成串行时钟SCK/SCL。此时内部的可编程波特率发生器开始工作。它由系统时钟FSYS经过一个复杂的分频链包括HRS预分频和HDM[7:0]主分频产生所需的串行时钟。工程师必须根据目标波特率和系统时钟频率精确计算分频系数这是配置的第一步也是容易出错的一步。从模式HMST0SHI接收外部主设备提供的时钟。此时内部的时钟发生器通常被禁用I2C模式下若HCKFR1则例外。SHI的引脚逻辑会采样外部时钟并据此同步内部的数据移位操作。 注意模式切换的黄金法则在改变HMST位或HI2C、HCKFR等关键模式位之前务必先将SHI置于“个体复位”状态即清除HEN位。这是因为SHI的引脚功能、内部状态机在不同模式下差异巨大。带电切换模式可能导致引脚冲突、总线锁死或不可预测的行为。这是一个手册强调但实践中仍常被忽略的要点。3. 核心寄存器详解与编程模型SHI的编程模型清晰地分为主机侧和DSP侧。主机侧外部MCU通过标准的I2C或SPI协议与SHI的IOSR交互。而DSP侧则通过一组内存映射寄存器来控制和监控整个通信过程。理解每个寄存器的位定义是编程的基础。3.1 数据通路寄存器HTX、HRX与IOSR主机发送数据寄存器HTX作用DSP向主机发送数据的“发射井”。这是一个24位宽的只写寄存器。工作流程DSP或DMA将数据写入HTX。写入操作会清除“发送数据寄存器空HTDE”状态位。数据随后会被转移到内部的**输入/输出移位寄存器IOSR**中在串行时钟的节拍下逐位从MOSISPI主或SDAI2C引脚发送出去。当数据从HTX转移到IOSR后HTDE位会被重新置1表示可以写入下一个数据。数据对齐根据HM[1:0]设置的8/16/24位模式只有IOSR的高位部分会被使用。例如在8位模式下只发送HTX[23:16]这8位。编程时必须注意数据在HTX中的对齐方式错误的对齐会导致主机收到错误数据。主机接收数据FIFOHRX作用DSP从主机接收数据的“缓冲池”。这是一个10字深、24位宽的先进先出FIFO队列只读。工作流程来自主机的串行数据通过MISOSPI从或SDAI2C引脚移入IOSR。当一个完整的数据字根据HM[1:0]确定长度接收完毕后该数据会被自动压入HRX FIFO。DSP或DMA可以从中读取数据。每读取一个字FIFO指针前移。FIFO深度策略HFIFO位控制FIFO深度。当HFIFO0时FIFO仅1级相当于一个普通寄存器当HFIFO1时启用10级深度。在高速或实时性要求高的数据流中务必启用10级FIFO。这为DSP响应中断、处理数据提供了宝贵的缓冲时间能有效避免因DSP暂时繁忙导致的接收溢出Overrun错误。输入/输出移位寄存器IOSR关键认知IOSR是SHI内部真正的“搬运工”但它对程序员不可见无法直接访问。它负责在并行数据与HTX/HRX交互和串行比特流与外部引脚交互之间进行转换。理解它的存在有助于你想象数据是如何一位一位地被“推”出去或“拉”进来的。3.2 控制与状态寄存器HCSRSHI的“控制面板”HCSR是配置SHI工作模式和获取其运行状态的核心。下面挑几个实战中至关重要的位进行深度解析HEN位0SHI总开关。0个体复位所有状态位复位引脚高阻1使能。使能前必须确保时钟、模式等配置已正确完成。HI2C位1协议选择。0SPI1I2C。切换前请遵循“个体复位”法则。HM[1:0]位3-2数据字长。008位0116位1024位。此位只能在SHI空闲HBUSY0时修改。在传输过程中修改会导致数据帧错误。HMST位6主从模式选择。决定了SCK/SCL引脚的方向和时钟源。HTIE HRIE[1:0]位11, 13-12中断使能位。这是实现高效异步通信的关键。HTIE发送中断使能。当HTDE1发送寄存器空且HTUE0无下溢错误时触发发送数据中断。HRIE[1:0]接收中断使能。这是一个组合配置见表10-6。常用配置是01HRNE1时中断即FIFO非空或11HRFF1时中断即FIFO满。在音频流传输中我通常配置为01。因为“FIFO非空”就中断可以让DSP更及时地取走数据保持FIFO低水位为突发数据留出缓冲空间。如果等“FIFO满”再中断延迟可能过大在高速流下容易溢出。状态位HTDE, HRNE, HRFF, HROE, HTUE, HBER这些只读位是驱动程序进行决策的依据。例如在查询方式下程序需要循环检查HTDE是否为1才能写入下一个数据在中断服务程序ISR中也需要检查这些位来确定中断原因是正常发送完成还是发生了错误。3.3 时钟控制寄存器HCKR与噪声滤波HCKR寄存器负责配置SHI的时钟特性尤其在主模式下至关重要。CPOL CPHA位1-0SPI通信的“相位与极性”。这两个位定义了数据采样和驱动的时钟边沿关系必须与通信对端设备严格匹配。共有4种组合CPOL, CPHA(0,0), (0,1), (1,0), (1,1)。图10-6的时序图是理解它们的金钥匙。简单来说CPOL决定时钟空闲电平0低1高CPHA决定数据采样的边沿0第一个边沿采样1第二个边沿采样。在项目初期与硬件工程师确认外设芯片要求的SPI模式是第一步。HRS HDM[7:0]位2, 10-3波特率分频器。串行时钟频率SCK FSYS / (Prescaler * (HDM1))其中Prescaler在HRS0时为8HRS1时为1。计算时需确保最终的SCK频率在芯片支持的范围和外部设备要求的范围内。HFM[1:0]位13-12噪声滤波模式。这是一个非常实用但常被忽略的功能。在电气环境嘈杂如电机附近、长线缆的应用中SCK和DATA线上的毛刺可能导致数据错误。HFM提供了三级滤波极窄、窄、宽来抑制特定宽度的尖峰脉冲。代价是它会引入延迟从而限制最高通信速率。在干净的环境下应设置为00旁路以获得最高速度。在典型的I2C总线应用中手册推荐使用11宽滤波以增强抗噪性并符合I2C规范。 实操心得配置HCKR的步骤根据系统时钟FSYS和目标波特率结合手册公式计算HRS和HDM[7:0]的值。通常会有多个解选择一个即可。根据外设确定CPOL和CPHA。评估环境噪声决定HFM[1:0]。如果不确定在调试阶段可以先设为11最抗噪确保通信稳定待系统稳定后再尝试优化为00以提高速率。重要在修改了HFM[1:0]、HI2C或CPOL后如果滤波器未旁路即HFM[1:0] ! 00必须等待至少10倍于可容忍尖峰宽度的时间才能置位HEN使能SHI。例如选择宽滤波容忍100ns尖峰则需等待至少1μs。这是为了让滤波器电路稳定。4. 中断与DMA编程实战轮询Polling方式简单但效率低下会白白消耗DSP的运算能力。在音频DSP中核心资源极其宝贵必须采用中断或DMA来释放CPU。4.1 中断向量与优先级管理SHI提供了多达6个独立的向量化中断见表10-1这意味着不同的事件会跳转到不同的中断服务程序入口无需在ISR内部再去判断中断源减少了延迟。中断优先级由硬件固定见表10-2总线错误最高接收溢出错误发送下溢错误接收FIFO满发送数据HTX空接收FIFO非空最低这个优先级顺序设计得很合理错误处理拥有最高优先级其次是“缓冲区快满了”的告警最后才是常规的“有数据待处理”通知。在编写ISR时尤其是接收FIFO满中断服务程序处理速度一定要快要尽快将数据从HRX FIFO中搬走否则可能连续触发溢出错误。4.2 中断服务程序ISR编写要点以“接收FIFO非空”中断向量地址VBA:$0044为例一个稳健的ISR应该; 假设使用DSP56720汇编此处为示例框架 SHI_RX_ISR: ; 1. 现场保护 (入栈) ... ; 2. 读取HCSR确认中断源虽然向量化但谨慎起见可读状态 movep x:$FFFF91, x0 ; 读取HCSR到寄存器x0 ; 3. 检查是否有错误发生如HROE接收溢出 jclr #21, x0, _no_rx_error ; 检查HROE位 ; 处理接收溢出错误记录日志、清空FIFO、恢复通信等 ... _no_rx_error: ; 4. 循环读取HRX FIFO直到其为空HRNE0 _rx_loop: btst #16, x0 ; 测试HRNE位假设x0中仍是HCSR实际需重新读取 jcc _rx_done ; 如果HRNE0跳转完成 movep x:$FFFF94, y0 ; 从HRX FIFO读取数据到y0 ; 处理数据y0例如存入音频缓冲区 ... movep x:$FFFF91, x0 ; 重新读取HCSR更新HRNE状态 jmp _rx_loop _rx_done: ; 5. 现场恢复 (出栈) ... rti ; 中断返回 关键陷阱中断屏蔽延迟手册在HBIE、HTIE、HRIE的说明中特别警告清除中断使能位屏蔽中断后需要经过一个指令周期延迟才能真正生效。这意味着如果你在ISR末尾才清除中断使能然后立即执行RTI返回可能有一个短暂的时间窗口新的中断请求又来了但未被屏蔽导致中断重入引发栈溢出或数据错乱。解决方案在长ISR中如果需要提前屏蔽本中断应在清除中断使能位如bsclr #12, x:$FFFF91和RTI指令之间插入至少一条其他无关指令如nop以确保屏蔽生效。4.3 DMA传输配置对于大批量、规律的数据传输如连续收发音频采样块使用DMA是最高效的方式。SHI可以与DMA控制器联动在HTX空或HRX非空时触发DMA请求由DMA自动在SHI寄存器和内存缓冲区之间搬运数据完全解放DSP核心。配置DMA服务SHI发送的步骤配置DMA通道的源地址为内存中的音频数据缓冲区地址。配置DMA通道的目的地址为SHI的HTX寄存器地址$FFFF93。配置DMA传输计数为需要发送的数据字数。配置DMA的触发源为“SHI发送数据”请求即HTX空事件。使能DMA通道和SHI的发送功能。DSP核心只需在DMA传输完成中断中准备下一个数据缓冲区即可。使用DMA的显著优势零CPU开销数据传输过程无需CPU干预。确定性DMA传输的时序是硬件保证的避免了软件ISR因其他高优先级任务导致的抖动。双缓冲支持可以轻松实现“乒乓缓冲”一个缓冲区被DMA使用的同时CPU处理另一个缓冲区实现无缝数据流。5. I2C与SPI模式下的特殊考量5.1 SPI模式下的时序与从机选择在SPI从机模式HMST0下SS从机选择引脚的行为至关重要且受CPHA影响CPHA0SS引脚必须在每个字传输之间先取消断言拉高再重新断言拉低。数据在SS断言后的第一个时钟边沿被捕获。这意味着如果外部主机在连续传输多个字时没有操作SS引脚传输会出错。HTX寄存器中的数据只有在SS取消断言后才会被加载到IOSR中。CPHA1SS引脚可以在多个字传输期间保持断言低电平。数据在第一个时钟边沿被捕获。HTX寄存器中的数据在SS断言且IOSR为空时会立即加载。 避坑指南SPI从机模式下的HTUE错误发送下溢错误HTUE在SPI从机模式下容易发生。当外部主机开始读取下一个字时如果SHI内部的IOSR和HTX寄存器都为空即DSP没有及时提供新数据HTUE位就会被置位。根据CPHA的不同触发时刻也不同。避免HTUE的关键是确保在主机发起读取前DSP已经将数据写入HTX。在CPHA0模式下可以利用SS引脚在字间的跳变作为“数据就绪”的同步信号来触发DSP写入。5.2 I2C模式下的地址识别与时钟拉伸I2C模式HI2C1更为复杂因为它是一个多主多从的协议。从机地址HSARSHI的7位I2C从机地址由HSAR寄存器中的HA[6:3]、HA1位以及外部引脚HA0和HA2共同组成。这提供了硬件配置地址的灵活性。SHI也会响应通用呼叫地址0x00。时钟拉伸Clock Stretching与HCKFR位这是I2C从机的一个高级功能。当SHI作为从机接收器主机写数据时如果HRX FIFO已满或作为从机发送器主机读数据时如果HTX为空SHI可以通过拉低SCL线来“拉伸”时钟暂停总线直到自己准备好。HCKFR1启用时钟拉伸。SHI在未准备好时会主动拉低SCL。此时SHI内部的时钟发生器必须被编程为产生与外部主机时钟相同或0.75-1倍的频率否则会出错。这要求你大致知道主机的时钟速率。HCKFR0禁用时钟拉伸。如果主机在SHI未准备好时强行通信会导致溢出Overrun或下溢Underrun错误HROE或HTUE置位。实战建议在不确定主机行为或追求最大兼容性时可以启用时钟拉伸HCKFR1并为SHI配置一个接近主机频率的时钟。在追求最高速率且能保证DSP及时响应时可以禁用拉伸但必须做好错误处理。HIDLE位仅I2C主模式这是一个用于控制I2C总线“起停”和“应答”的巧妙设计。设置HIDLE位然后写入HTX会先产生一个STOP条件再产生一个START条件并将HTX数据的高8位作为从机地址字节发送。这用于开始一次新的I2C会话。HIDLE位还控制接收应答ACK/NACK。HIDLE0发送ACK0HIDLE1发送NACK1。在主机读取多个字节后通常在最后一个字节发送NACK接着发送STOP条件来结束读取。6. 常见问题排查与调试技巧在实际开发中SHI通信失败是常态。以下是一个基于症状的排查清单症状可能原因排查步骤与解决方法完全无通信1. SHI未使能HEN02. 时钟配置错误主模式3. 模式/协议选择错误HI2C, HMST4. 引脚复用冲突1. 检查HCSR的HEN位是否为1。2. 主模式下用示波器测量SCK/SCL引脚是否有时钟输出。检查HCKR的HRS、HDM计算是否正确FSYS时钟是否正常。3. 确认HI2C位与外部设备协议一致HMST位与主从角色一致。4. 检查芯片的引脚控制寄存器确保SHI功能已映射到正确的物理引脚。SPI模式下数据错位CPOL/CPHA配置不匹配用逻辑分析仪同时抓取SCK、MOSI、MISO、SS信号对照图10-6检查数据采样边沿与时钟相位关系是否与对端设备要求一致。调整CPOL和CPHA位。I2C模式下无应答1. 从机地址不匹配2. 总线上下拉电阻缺失或阻值不当3. 时钟速率过快1. 确认主机发送的地址与SHI的HSAR寄存器及HA0/HA2引脚配置的地址完全一致。2. I2C总线需要上拉电阻通常4.7kΩ。用示波器检查SDA/SCL在高电平时是否能被拉到接近VDD。3. 降低I2C时钟频率调整主机或从机的分频器。偶尔数据错误或丢失1. 噪声干扰2. FIFO溢出/下溢3. 中断响应不及时1. 尝试启用HCKR中的噪声滤波器HFM[1:0]从“宽滤波”模式开始测试。2. 检查HCSR中的HROE接收溢出或HTUE发送下溢位是否被置位。如果频繁发生考虑启用10级FIFOHFIFO1、提高中断优先级、优化ISR效率或使用DMA。3. 在中断服务程序中加入超时或错误状态检查并确保及时清除了中断标志。DMA传输不启动1. DMA触发源配置错误2. SHI中断未正确使能以触发DMA请求3. DMA通道未使能1. 确认DMA通道的触发源配置为“SHI发送请求”或“SHI接收请求”。2. 虽然DMA传输不依赖CPU中断但SHI内部需要产生DMA请求。确保HTIE或HRIE根据传输方向可能不需要使能但SHI到DMA控制器的请求通路是硬件连接的需检查相关全局使能位。3. 检查DMA通道控制寄存器的使能位。调试必备工具逻辑分析仪这是调试任何串行通信的首选。连接SCK/SCL、数据线和SSSPI可以清晰看到每一位的时序、数据内容、起始停止条件是定位CPOL/CPHA问题、I2C地址问题的利器。示波器用于观察时钟信号质量、噪声毛刺检查上拉电平是否到位。芯片仿真器/调试器可以实时查看和修改SHI的各个寄存器值单步执行代码观察中断触发和DMA传输状态。最后分享一个我个人在调试复杂SHI通信时的习惯编写一个简单的“寄存器诊断”函数。这个函数将SHI所有关键寄存器HCSR, HCKR, HSAR, HRX, HTX的值通过其他简单接口如另一个UART打印出来。当通信异常时首先调用这个函数将寄存器的实际状态与预期配置进行对比往往能快速定位是配置错误、状态机卡死还是数据传输问题。磨刀不误砍柴工深入理解SHI的每一处细节才能在面对棘手的嵌入式通信问题时游刃有余。
深入解析DSP56720/56721 SHI接口：内存映射、中断与DMA实战
发布时间：2026/6/13 13:20:01
1. 项目概述为什么需要深入理解SHI在嵌入式音频处理系统尤其是像Freescale现NXPDSP56720/56721这样的多核音频处理器中处理器与外部主控芯片如MCU、FPGA或其他DSP之间的高效、可靠通信是系统设计的基石。串行主机接口Serial Host Interface, SHI正是为此而生的关键外设。它不是简单的串口而是一个集成了内存映射访问、中断驱动、DMA支持并兼容I2C和SPI双协议的高度可编程通信引擎。对于从事音频算法开发、嵌入式系统固件编写或硬件驱动的工程师而言仅仅知道如何配置几个寄存器是远远不够的。你必须透彻理解其内部架构、数据流、中断机制以及各种模式下的时序细节才能写出稳定、高效且能应对复杂场景如高优先级音频中断下的数据通信的驱动代码。否则通信丢包、时序错乱、系统死锁等问题将层出不穷。本文将以DSP56720/56721的SHI模块为蓝本结合手册原理与实战经验为你彻底拆解其架构与编程模型。2. SHI内部架构与核心设计思想2.1 内存映射DSP视角下的SHISHI最核心的设计思想是内存映射。DSP内核将SHI视为X数据存储器空间中的一个外设。这意味着DSP可以使用访问内存的普通指令如MOVE和寻址模式来读写SHI的控制与数据寄存器。手册中给出的寄存器地址如HCSR在$FFFF91就是其在DSP内存空间中的“门牌号”。为什么选择内存映射编程简化开发者无需学习特殊的I/O指令统一了内存与I/O的访问方式降低了编程复杂度。效率提升MOVEP指令的存在是关键。这条指令允许在接口和内存之间直接传输数据而无需经过中间寄存器中转这对于需要批量传输音频数据块的场景至关重要能显著减少指令周期。DMA集成由于SHI寄存器在统一的内存地址空间中DMA控制器可以像搬运一块内存数据一样自动服务SHI的发送HTX和接收HRX FIFO数据路径。这实现了数据搬运与DSP核心计算的完全解耦是保证实时音频处理不被打断的“法宝”。从图10-1的框图可以看出SHI内部是一个精巧的双总线结构一边通过DSP全局数据总线与核心及DMA相连另一边通过移位寄存器IOSR和引脚控制逻辑与外部串行总线I2C/SPI对接。中间的控制器逻辑则是协调双方、生成时钟、处理协议和中断的“大脑”。2.2 双模式与时钟生成策略SHI支持主模式Master和从模式Slave并通过HMST位进行切换。这个选择决定了谁是通信时序的发起者。主模式HMST1SHI主动生成串行时钟SCK/SCL。此时内部的可编程波特率发生器开始工作。它由系统时钟FSYS经过一个复杂的分频链包括HRS预分频和HDM[7:0]主分频产生所需的串行时钟。工程师必须根据目标波特率和系统时钟频率精确计算分频系数这是配置的第一步也是容易出错的一步。从模式HMST0SHI接收外部主设备提供的时钟。此时内部的时钟发生器通常被禁用I2C模式下若HCKFR1则例外。SHI的引脚逻辑会采样外部时钟并据此同步内部的数据移位操作。 注意模式切换的黄金法则在改变HMST位或HI2C、HCKFR等关键模式位之前务必先将SHI置于“个体复位”状态即清除HEN位。这是因为SHI的引脚功能、内部状态机在不同模式下差异巨大。带电切换模式可能导致引脚冲突、总线锁死或不可预测的行为。这是一个手册强调但实践中仍常被忽略的要点。3. 核心寄存器详解与编程模型SHI的编程模型清晰地分为主机侧和DSP侧。主机侧外部MCU通过标准的I2C或SPI协议与SHI的IOSR交互。而DSP侧则通过一组内存映射寄存器来控制和监控整个通信过程。理解每个寄存器的位定义是编程的基础。3.1 数据通路寄存器HTX、HRX与IOSR主机发送数据寄存器HTX作用DSP向主机发送数据的“发射井”。这是一个24位宽的只写寄存器。工作流程DSP或DMA将数据写入HTX。写入操作会清除“发送数据寄存器空HTDE”状态位。数据随后会被转移到内部的**输入/输出移位寄存器IOSR**中在串行时钟的节拍下逐位从MOSISPI主或SDAI2C引脚发送出去。当数据从HTX转移到IOSR后HTDE位会被重新置1表示可以写入下一个数据。数据对齐根据HM[1:0]设置的8/16/24位模式只有IOSR的高位部分会被使用。例如在8位模式下只发送HTX[23:16]这8位。编程时必须注意数据在HTX中的对齐方式错误的对齐会导致主机收到错误数据。主机接收数据FIFOHRX作用DSP从主机接收数据的“缓冲池”。这是一个10字深、24位宽的先进先出FIFO队列只读。工作流程来自主机的串行数据通过MISOSPI从或SDAI2C引脚移入IOSR。当一个完整的数据字根据HM[1:0]确定长度接收完毕后该数据会被自动压入HRX FIFO。DSP或DMA可以从中读取数据。每读取一个字FIFO指针前移。FIFO深度策略HFIFO位控制FIFO深度。当HFIFO0时FIFO仅1级相当于一个普通寄存器当HFIFO1时启用10级深度。在高速或实时性要求高的数据流中务必启用10级FIFO。这为DSP响应中断、处理数据提供了宝贵的缓冲时间能有效避免因DSP暂时繁忙导致的接收溢出Overrun错误。输入/输出移位寄存器IOSR关键认知IOSR是SHI内部真正的“搬运工”但它对程序员不可见无法直接访问。它负责在并行数据与HTX/HRX交互和串行比特流与外部引脚交互之间进行转换。理解它的存在有助于你想象数据是如何一位一位地被“推”出去或“拉”进来的。3.2 控制与状态寄存器HCSRSHI的“控制面板”HCSR是配置SHI工作模式和获取其运行状态的核心。下面挑几个实战中至关重要的位进行深度解析HEN位0SHI总开关。0个体复位所有状态位复位引脚高阻1使能。使能前必须确保时钟、模式等配置已正确完成。HI2C位1协议选择。0SPI1I2C。切换前请遵循“个体复位”法则。HM[1:0]位3-2数据字长。008位0116位1024位。此位只能在SHI空闲HBUSY0时修改。在传输过程中修改会导致数据帧错误。HMST位6主从模式选择。决定了SCK/SCL引脚的方向和时钟源。HTIE HRIE[1:0]位11, 13-12中断使能位。这是实现高效异步通信的关键。HTIE发送中断使能。当HTDE1发送寄存器空且HTUE0无下溢错误时触发发送数据中断。HRIE[1:0]接收中断使能。这是一个组合配置见表10-6。常用配置是01HRNE1时中断即FIFO非空或11HRFF1时中断即FIFO满。在音频流传输中我通常配置为01。因为“FIFO非空”就中断可以让DSP更及时地取走数据保持FIFO低水位为突发数据留出缓冲空间。如果等“FIFO满”再中断延迟可能过大在高速流下容易溢出。状态位HTDE, HRNE, HRFF, HROE, HTUE, HBER这些只读位是驱动程序进行决策的依据。例如在查询方式下程序需要循环检查HTDE是否为1才能写入下一个数据在中断服务程序ISR中也需要检查这些位来确定中断原因是正常发送完成还是发生了错误。3.3 时钟控制寄存器HCKR与噪声滤波HCKR寄存器负责配置SHI的时钟特性尤其在主模式下至关重要。CPOL CPHA位1-0SPI通信的“相位与极性”。这两个位定义了数据采样和驱动的时钟边沿关系必须与通信对端设备严格匹配。共有4种组合CPOL, CPHA(0,0), (0,1), (1,0), (1,1)。图10-6的时序图是理解它们的金钥匙。简单来说CPOL决定时钟空闲电平0低1高CPHA决定数据采样的边沿0第一个边沿采样1第二个边沿采样。在项目初期与硬件工程师确认外设芯片要求的SPI模式是第一步。HRS HDM[7:0]位2, 10-3波特率分频器。串行时钟频率SCK FSYS / (Prescaler * (HDM1))其中Prescaler在HRS0时为8HRS1时为1。计算时需确保最终的SCK频率在芯片支持的范围和外部设备要求的范围内。HFM[1:0]位13-12噪声滤波模式。这是一个非常实用但常被忽略的功能。在电气环境嘈杂如电机附近、长线缆的应用中SCK和DATA线上的毛刺可能导致数据错误。HFM提供了三级滤波极窄、窄、宽来抑制特定宽度的尖峰脉冲。代价是它会引入延迟从而限制最高通信速率。在干净的环境下应设置为00旁路以获得最高速度。在典型的I2C总线应用中手册推荐使用11宽滤波以增强抗噪性并符合I2C规范。 实操心得配置HCKR的步骤根据系统时钟FSYS和目标波特率结合手册公式计算HRS和HDM[7:0]的值。通常会有多个解选择一个即可。根据外设确定CPOL和CPHA。评估环境噪声决定HFM[1:0]。如果不确定在调试阶段可以先设为11最抗噪确保通信稳定待系统稳定后再尝试优化为00以提高速率。重要在修改了HFM[1:0]、HI2C或CPOL后如果滤波器未旁路即HFM[1:0] ! 00必须等待至少10倍于可容忍尖峰宽度的时间才能置位HEN使能SHI。例如选择宽滤波容忍100ns尖峰则需等待至少1μs。这是为了让滤波器电路稳定。4. 中断与DMA编程实战轮询Polling方式简单但效率低下会白白消耗DSP的运算能力。在音频DSP中核心资源极其宝贵必须采用中断或DMA来释放CPU。4.1 中断向量与优先级管理SHI提供了多达6个独立的向量化中断见表10-1这意味着不同的事件会跳转到不同的中断服务程序入口无需在ISR内部再去判断中断源减少了延迟。中断优先级由硬件固定见表10-2总线错误最高接收溢出错误发送下溢错误接收FIFO满发送数据HTX空接收FIFO非空最低这个优先级顺序设计得很合理错误处理拥有最高优先级其次是“缓冲区快满了”的告警最后才是常规的“有数据待处理”通知。在编写ISR时尤其是接收FIFO满中断服务程序处理速度一定要快要尽快将数据从HRX FIFO中搬走否则可能连续触发溢出错误。4.2 中断服务程序ISR编写要点以“接收FIFO非空”中断向量地址VBA:$0044为例一个稳健的ISR应该; 假设使用DSP56720汇编此处为示例框架 SHI_RX_ISR: ; 1. 现场保护 (入栈) ... ; 2. 读取HCSR确认中断源虽然向量化但谨慎起见可读状态 movep x:$FFFF91, x0 ; 读取HCSR到寄存器x0 ; 3. 检查是否有错误发生如HROE接收溢出 jclr #21, x0, _no_rx_error ; 检查HROE位 ; 处理接收溢出错误记录日志、清空FIFO、恢复通信等 ... _no_rx_error: ; 4. 循环读取HRX FIFO直到其为空HRNE0 _rx_loop: btst #16, x0 ; 测试HRNE位假设x0中仍是HCSR实际需重新读取 jcc _rx_done ; 如果HRNE0跳转完成 movep x:$FFFF94, y0 ; 从HRX FIFO读取数据到y0 ; 处理数据y0例如存入音频缓冲区 ... movep x:$FFFF91, x0 ; 重新读取HCSR更新HRNE状态 jmp _rx_loop _rx_done: ; 5. 现场恢复 (出栈) ... rti ; 中断返回 关键陷阱中断屏蔽延迟手册在HBIE、HTIE、HRIE的说明中特别警告清除中断使能位屏蔽中断后需要经过一个指令周期延迟才能真正生效。这意味着如果你在ISR末尾才清除中断使能然后立即执行RTI返回可能有一个短暂的时间窗口新的中断请求又来了但未被屏蔽导致中断重入引发栈溢出或数据错乱。解决方案在长ISR中如果需要提前屏蔽本中断应在清除中断使能位如bsclr #12, x:$FFFF91和RTI指令之间插入至少一条其他无关指令如nop以确保屏蔽生效。4.3 DMA传输配置对于大批量、规律的数据传输如连续收发音频采样块使用DMA是最高效的方式。SHI可以与DMA控制器联动在HTX空或HRX非空时触发DMA请求由DMA自动在SHI寄存器和内存缓冲区之间搬运数据完全解放DSP核心。配置DMA服务SHI发送的步骤配置DMA通道的源地址为内存中的音频数据缓冲区地址。配置DMA通道的目的地址为SHI的HTX寄存器地址$FFFF93。配置DMA传输计数为需要发送的数据字数。配置DMA的触发源为“SHI发送数据”请求即HTX空事件。使能DMA通道和SHI的发送功能。DSP核心只需在DMA传输完成中断中准备下一个数据缓冲区即可。使用DMA的显著优势零CPU开销数据传输过程无需CPU干预。确定性DMA传输的时序是硬件保证的避免了软件ISR因其他高优先级任务导致的抖动。双缓冲支持可以轻松实现“乒乓缓冲”一个缓冲区被DMA使用的同时CPU处理另一个缓冲区实现无缝数据流。5. I2C与SPI模式下的特殊考量5.1 SPI模式下的时序与从机选择在SPI从机模式HMST0下SS从机选择引脚的行为至关重要且受CPHA影响CPHA0SS引脚必须在每个字传输之间先取消断言拉高再重新断言拉低。数据在SS断言后的第一个时钟边沿被捕获。这意味着如果外部主机在连续传输多个字时没有操作SS引脚传输会出错。HTX寄存器中的数据只有在SS取消断言后才会被加载到IOSR中。CPHA1SS引脚可以在多个字传输期间保持断言低电平。数据在第一个时钟边沿被捕获。HTX寄存器中的数据在SS断言且IOSR为空时会立即加载。 避坑指南SPI从机模式下的HTUE错误发送下溢错误HTUE在SPI从机模式下容易发生。当外部主机开始读取下一个字时如果SHI内部的IOSR和HTX寄存器都为空即DSP没有及时提供新数据HTUE位就会被置位。根据CPHA的不同触发时刻也不同。避免HTUE的关键是确保在主机发起读取前DSP已经将数据写入HTX。在CPHA0模式下可以利用SS引脚在字间的跳变作为“数据就绪”的同步信号来触发DSP写入。5.2 I2C模式下的地址识别与时钟拉伸I2C模式HI2C1更为复杂因为它是一个多主多从的协议。从机地址HSARSHI的7位I2C从机地址由HSAR寄存器中的HA[6:3]、HA1位以及外部引脚HA0和HA2共同组成。这提供了硬件配置地址的灵活性。SHI也会响应通用呼叫地址0x00。时钟拉伸Clock Stretching与HCKFR位这是I2C从机的一个高级功能。当SHI作为从机接收器主机写数据时如果HRX FIFO已满或作为从机发送器主机读数据时如果HTX为空SHI可以通过拉低SCL线来“拉伸”时钟暂停总线直到自己准备好。HCKFR1启用时钟拉伸。SHI在未准备好时会主动拉低SCL。此时SHI内部的时钟发生器必须被编程为产生与外部主机时钟相同或0.75-1倍的频率否则会出错。这要求你大致知道主机的时钟速率。HCKFR0禁用时钟拉伸。如果主机在SHI未准备好时强行通信会导致溢出Overrun或下溢Underrun错误HROE或HTUE置位。实战建议在不确定主机行为或追求最大兼容性时可以启用时钟拉伸HCKFR1并为SHI配置一个接近主机频率的时钟。在追求最高速率且能保证DSP及时响应时可以禁用拉伸但必须做好错误处理。HIDLE位仅I2C主模式这是一个用于控制I2C总线“起停”和“应答”的巧妙设计。设置HIDLE位然后写入HTX会先产生一个STOP条件再产生一个START条件并将HTX数据的高8位作为从机地址字节发送。这用于开始一次新的I2C会话。HIDLE位还控制接收应答ACK/NACK。HIDLE0发送ACK0HIDLE1发送NACK1。在主机读取多个字节后通常在最后一个字节发送NACK接着发送STOP条件来结束读取。6. 常见问题排查与调试技巧在实际开发中SHI通信失败是常态。以下是一个基于症状的排查清单症状可能原因排查步骤与解决方法完全无通信1. SHI未使能HEN02. 时钟配置错误主模式3. 模式/协议选择错误HI2C, HMST4. 引脚复用冲突1. 检查HCSR的HEN位是否为1。2. 主模式下用示波器测量SCK/SCL引脚是否有时钟输出。检查HCKR的HRS、HDM计算是否正确FSYS时钟是否正常。3. 确认HI2C位与外部设备协议一致HMST位与主从角色一致。4. 检查芯片的引脚控制寄存器确保SHI功能已映射到正确的物理引脚。SPI模式下数据错位CPOL/CPHA配置不匹配用逻辑分析仪同时抓取SCK、MOSI、MISO、SS信号对照图10-6检查数据采样边沿与时钟相位关系是否与对端设备要求一致。调整CPOL和CPHA位。I2C模式下无应答1. 从机地址不匹配2. 总线上下拉电阻缺失或阻值不当3. 时钟速率过快1. 确认主机发送的地址与SHI的HSAR寄存器及HA0/HA2引脚配置的地址完全一致。2. I2C总线需要上拉电阻通常4.7kΩ。用示波器检查SDA/SCL在高电平时是否能被拉到接近VDD。3. 降低I2C时钟频率调整主机或从机的分频器。偶尔数据错误或丢失1. 噪声干扰2. FIFO溢出/下溢3. 中断响应不及时1. 尝试启用HCKR中的噪声滤波器HFM[1:0]从“宽滤波”模式开始测试。2. 检查HCSR中的HROE接收溢出或HTUE发送下溢位是否被置位。如果频繁发生考虑启用10级FIFOHFIFO1、提高中断优先级、优化ISR效率或使用DMA。3. 在中断服务程序中加入超时或错误状态检查并确保及时清除了中断标志。DMA传输不启动1. DMA触发源配置错误2. SHI中断未正确使能以触发DMA请求3. DMA通道未使能1. 确认DMA通道的触发源配置为“SHI发送请求”或“SHI接收请求”。2. 虽然DMA传输不依赖CPU中断但SHI内部需要产生DMA请求。确保HTIE或HRIE根据传输方向可能不需要使能但SHI到DMA控制器的请求通路是硬件连接的需检查相关全局使能位。3. 检查DMA通道控制寄存器的使能位。调试必备工具逻辑分析仪这是调试任何串行通信的首选。连接SCK/SCL、数据线和SSSPI可以清晰看到每一位的时序、数据内容、起始停止条件是定位CPOL/CPHA问题、I2C地址问题的利器。示波器用于观察时钟信号质量、噪声毛刺检查上拉电平是否到位。芯片仿真器/调试器可以实时查看和修改SHI的各个寄存器值单步执行代码观察中断触发和DMA传输状态。最后分享一个我个人在调试复杂SHI通信时的习惯编写一个简单的“寄存器诊断”函数。这个函数将SHI所有关键寄存器HCSR, HCKR, HSAR, HRX, HTX的值通过其他简单接口如另一个UART打印出来。当通信异常时首先调用这个函数将寄存器的实际状态与预期配置进行对比往往能快速定位是配置错误、状态机卡死还是数据传输问题。磨刀不误砍柴工深入理解SHI的每一处细节才能在面对棘手的嵌入式通信问题时游刃有余。
的演进与通信机制)
