PoPPackage on Package3D 电磁仿真操作步骤—— Ansys HFSS 3D Layout推荐与 HFSS 3D FEM / CST 微波工作室对照说明0. 先说工具选择PoP 是层叠结构SubstrateRDLDieBallsVias 局部 3D 不连续Bump/Via/Solder Ball工程上最推荐工具适用场景推荐度HFSS 3D LayoutPoP Bottom PKG Top PKG PCB局部直接导入ODB/IPC-2581自动层叠、Phi网格器适合SI提取S参数★★★★★首选HFSS 3D FEM只做关键信号过孔区/焊球区3D全波精修或手工建PoP简化模型★★★过渡区精修用CST Microwave Studio (Time Domain)PCB Studio裁剪→MW Studio 3D全波时域适合宽带多尺度导入.step也可拼装★★★★替代方案下面以工程最常用的 HFSS 3D Layout 流程为主附带 HFSS 3D FEM 关键差异和 CST 对照。【主线】HFSS 3D Layout — PoP 全链路 3D EM 仿真步骤目标提取 AP(Die) → Bottom PKG → PoP Solder Balls → Top PKG → DRAM(Die) 中某根DQ/DQS信号的 S 参数单端或差分含封装寄生。Step 1准备输入文件Bottom PKGSoC封装厂给.odb/.xml(ODB) 或.ipc2581含 Substrate Stackup / RDL / Bump / BGA / Top-side PoP PadsTop PKGDRAM同理 ODB含 Bottom BGA对应 Bottom PKG Top Pads、Substrate、Die WireBond/FCPCB 局部可选若看主板 Fanout 影响导出 DDR 区域 ODB仅裁剪区若无封装 ODB可用PKG IBIS .pkg 简化 PKG 几何手工建介质过孔阵列替代——精度降级但可定性看趋势Step 2新建 HFSS 3D Layout DesignAnsys Electronics Desktop (AEDT) → Project → Insert HFSS 3D Layout DesignStep 3导入封装/PCBMerge Package on PCBHFSS 3D Layout 支持多 Design MergeFile → Import → ODB导入Bottom Package选 Signal Nets 如 DQ/DQS/CLK/ADDR导入时勾选Create Ports on Die或 later手动、Include Power/Ground Nets用于参考面再File → Import → ODB导入Top PackageAEDT 会提示 “Mount package on package?” 或让你选 Bottom PKG 的 Top-side PoP Land Pattern对齐原则Top PKG Bottom Balls 自动 Snap 到 Bottom PKG Top Pads按 JEDEC PoP Pitch 0.4/0.5mm 坐标对齐可选File → Import → ODB导入PCB 局部→ Mount Bottom PKG on PCBBGA→PCB Pads此步做完 Project Tree 出现类似HFSS 3D Layout Design ├─ Bottom_PKG (fcBGA) ├─ Top_PKG (DRAM FBGA) ← mounted on Bottom_PKG └─ PCB_Local (optional) ← mounted on Bottom_PKGStep 4裁剪Cutout——只保留关注网络返回路径在 3D Layout 里Edit → Select Nets by Name输入 DQ* DQS* CLK ADDR* 等Clip Design / Create Cutout✅ Keep selected nets✅ Extend GND/Power planesExpand GND plane 3~5×介质厚度 around signal traces☐ Create New Design保留原设计备份不做此步 整 PKG 全波求解 → 网格爆炸不收敛Step 5端口设置最关键PoP 仿真通常设两个端口| 端口 | 位置 | 类型 | 说明 ||:—|:—|:iexistentype|:—|| Port 1 | SoC Die Bump/Pad 端或 PKG Die Reference Plane 处 |Gap Port / Terminal Port on Die Pins— 若仅提取 PKG S 参数常在 Bottom PKG Die Bump 设 Wave/Terminal Port | 代表 AP 驱动端 || Port 2 | DRAM Die Bump/Pad 端Top PKG Die 侧或 Top PKG Bottom Balls若只看 PKG 级 | 同上 | 代表 DRAM 接收/驱动端 |实操3D Layout 最顺手的方式在 Net Manager 里 Show 信号 Net 其伴随 GND Net右键 Net →Create Ports on Components/Die PinsAEDT 自动在每个 Die Pin 上建Terminal Port并引用 GND Net 作 Reference若自动端口位置不理想 → 手动在 Signal Trace 末端画Gap Port矩形 sheet between signal ref GND→ Assign Excitation → Lumped Port / Gap Port⚠️ Wave Port 在 3D Layout 层叠结构里一般用于 PCB 板边外露线PoP 内部互连用Terminal/Gap Port更合适内部节点。若最终级联进 Circuit SimADS/AWRPKG S 参数 IBIS-AMI 就够了。Step 6边界与空气盒若看辐射/近场PoP SI 提取通常不需求远场辐射→ 可设小 Air Box 或仅用Perfect E 包裹 PKG 外表面Absorbing BC 可选关重点是 S 参数收敛。若需看近场耦合EMIDraw BoxAir尺寸 ≥ λ/4 距辐射体设Boundary → Radiation或 PML把 Air Box 包住 PoP AssemblyStep 7网格Phi Mesher — 3D Layout 优势所在HFSS 3D Layout 默认用Phi GridderVia/细线 → 自动局部加密介质层 → 按 λ/10~λ/20 最高关注频点可手动在Mesh Setup → Length Based设 Max Element Edge例 0.05mm 5GHz 关注区建议先跑Validation Check绿色√→ Analyze看 Adaptive Pass 收敛ΔS 设定阈值如 0.02。Step 8求解设置 扫频Analysis → Add Solution SetupSolution Frequency取最敏感频点LPDDR4x 通常扫到 Nyquist≈数据率×0.75例 3200Mbps→1.6GHz×0.75≈1.2GHz 作 Adaptive Freq扫频上限取 3~5×Fundamental 或覆盖 DDR SSO noise 频点SweepInterpolating / Discrete例 100MHz–6GHz51ptsAnalyzeStep 9结果查看Results → Create Terminal Solution → S-ParametersS11回损、S21插损/通道损耗Smith Chart、TDRfrom S参数若设 Near Field →Fields → E Field / H Field看 PKG 内部电流集中区SSN 诊断导出.sNp→ 导入ADS / AWR / HSPICE / IBIS-AMI DDR Channel Sim【备选A】HFSS 3D FEM — 只建 PoP 关键互连区焊球BumpVia当需要精确看单个 PoP Solder Ball / FC Bump / Via 的 3D 场而非整 PKG 提取可手动搭简化 PoP 单元建模步骤HFSS 3DInsert HFSS Design (Driven Modal)建介质块Bottom Substrate / EMC / Top Substrate→ 赋 FR4/BT/ABF εr,Df画信号走线Rect → Thicken → Boolean Unite→ Copper画 ViaCircle → Sweep → Union with trace→ Copper画 Solder BallSphere/胶囊形→ Copper连接 Bottom PKG Top Pad ↔ Top PKG Bottom Pad画完整 GND Plane上下确保信号有就近 Return Path端口信号线始端→Lumped Port内部或 Wave Port端面参考设为 GND PlaneAir Box Radiation BC若不看辐射可缩小Mesh → Analyze → S 参数此模型适合参数化扫描Ball直径 / Standoff height / GND Ball 数量 / Via Antipad 尺寸对 S11/S21 的影响——是封装工程师做 PoP Signal Integrity Sign-off 的经典做法。【备选B】CST Microwave Studio — PoP 仿真步骤概要导入/建模File → Import → ODB/Gerber/SAT分别导入 Bottom PKG、Top PKG、PCB局部 → 用 Translate 对齐坐标Bottom PKG Origin (0,0,0)Top PKG Z偏移Bottom PKG Height或CST PCB Studio导入 ODB → Crop → Send to CST MW StudioBoolean 检查连通性放大看 Signal Trace → Solder Ball → Top PKG Trace 是否几何接触Unite if needed端口在 SoC Die Side 和 DRAM Die Side 设Waveguide Port截面含 SigGND→ 注意 Integration Line 方向背景/边界Air Box λ/4设Open (add PML)或Open (lossy)若不看辐射SolverTime Domain Solver推荐—PoP多尺度宽带一次跑勾选Adaptive Mesh RefinementFrequency Range同 HFSS覆盖 DDR 相关谐波Run → S Parameter / TDR / Near Field导出.sNp或进CST Design Studio做 Co-SimulationCST 时域求解器对多尺度长PCB走线微小PKG Via宽带扫频效率通常优于FEM适合系统级SIHFSS 3D Layout 对层叠PKGODB直接导入Phi网格工程效率更高。一张快速决策表你想得到推荐流程PoPPCB 整条 DDR 通道 S 参数含 PKG 寄生HFSS 3D LayoutImport ODB(BottomTopPCB局部)→Clip→Port on Die→Solve→Export .sNp只研究 PoP Solder Ball/Via 对 SI 影响参数扫描HFSS 3D FEM手工建简化单元→Parametric Sweep系统级 DDR 通道宽带 SI 方便多板裁剪CST PCB Studio → MW Studio时域仅 PKG 级 S 参数给 Circuit Sim不做3D全波SIwave / PowerSI 提取 PKG .sNp2.5D快适合预评估关键 Net 再用 HFSS 3D Layout 校验常见 Pitfall踩坑预警GND Return Path 被切掉裁剪时 GND Plane 扩展不够 → S 参数假谐振、Z0 漂移 → 记住扩 3~5×介质厚度Top/Bottom PKG 坐标未对齐PoP Balls 中心须严格对应 Bottom PKG Top Land 坐标JEDEC pitch错位 25μm → 焊接不可实现且仿真场不连续端口 Reference 错Differential Pair 必须设 Diff Port 或两单端 Port 共 GND Ref别把 DQS 和 DQS- 各参照不同 GND只用 PKG .ibs 忽略 PKG S 参数IBIS 封装模型Lpkg/Rpkg/Cpkg是集总近似——≥LPDDR4 速率建议用 3D 全波提取 S 参数做 Sign-off忽略 Power/GND NetSI 仿真须带 VDD/VSS Plane NetsReturn Path 才真实纯 Signal-only Net 导入会人为抬高 Loss
PoP（Package on Package）3D 电磁仿真简述
发布时间：2026/6/12 22:46:18
PoPPackage on Package3D 电磁仿真操作步骤—— Ansys HFSS 3D Layout推荐与 HFSS 3D FEM / CST 微波工作室对照说明0. 先说工具选择PoP 是层叠结构SubstrateRDLDieBallsVias 局部 3D 不连续Bump/Via/Solder Ball工程上最推荐工具适用场景推荐度HFSS 3D LayoutPoP Bottom PKG Top PKG PCB局部直接导入ODB/IPC-2581自动层叠、Phi网格器适合SI提取S参数★★★★★首选HFSS 3D FEM只做关键信号过孔区/焊球区3D全波精修或手工建PoP简化模型★★★过渡区精修用CST Microwave Studio (Time Domain)PCB Studio裁剪→MW Studio 3D全波时域适合宽带多尺度导入.step也可拼装★★★★替代方案下面以工程最常用的 HFSS 3D Layout 流程为主附带 HFSS 3D FEM 关键差异和 CST 对照。【主线】HFSS 3D Layout — PoP 全链路 3D EM 仿真步骤目标提取 AP(Die) → Bottom PKG → PoP Solder Balls → Top PKG → DRAM(Die) 中某根DQ/DQS信号的 S 参数单端或差分含封装寄生。Step 1准备输入文件Bottom PKGSoC封装厂给.odb/.xml(ODB) 或.ipc2581含 Substrate Stackup / RDL / Bump / BGA / Top-side PoP PadsTop PKGDRAM同理 ODB含 Bottom BGA对应 Bottom PKG Top Pads、Substrate、Die WireBond/FCPCB 局部可选若看主板 Fanout 影响导出 DDR 区域 ODB仅裁剪区若无封装 ODB可用PKG IBIS .pkg 简化 PKG 几何手工建介质过孔阵列替代——精度降级但可定性看趋势Step 2新建 HFSS 3D Layout DesignAnsys Electronics Desktop (AEDT) → Project → Insert HFSS 3D Layout DesignStep 3导入封装/PCBMerge Package on PCBHFSS 3D Layout 支持多 Design MergeFile → Import → ODB导入Bottom Package选 Signal Nets 如 DQ/DQS/CLK/ADDR导入时勾选Create Ports on Die或 later手动、Include Power/Ground Nets用于参考面再File → Import → ODB导入Top PackageAEDT 会提示 “Mount package on package?” 或让你选 Bottom PKG 的 Top-side PoP Land Pattern对齐原则Top PKG Bottom Balls 自动 Snap 到 Bottom PKG Top Pads按 JEDEC PoP Pitch 0.4/0.5mm 坐标对齐可选File → Import → ODB导入PCB 局部→ Mount Bottom PKG on PCBBGA→PCB Pads此步做完 Project Tree 出现类似HFSS 3D Layout Design ├─ Bottom_PKG (fcBGA) ├─ Top_PKG (DRAM FBGA) ← mounted on Bottom_PKG └─ PCB_Local (optional) ← mounted on Bottom_PKGStep 4裁剪Cutout——只保留关注网络返回路径在 3D Layout 里Edit → Select Nets by Name输入 DQ* DQS* CLK ADDR* 等Clip Design / Create Cutout✅ Keep selected nets✅ Extend GND/Power planesExpand GND plane 3~5×介质厚度 around signal traces☐ Create New Design保留原设计备份不做此步 整 PKG 全波求解 → 网格爆炸不收敛Step 5端口设置最关键PoP 仿真通常设两个端口| 端口 | 位置 | 类型 | 说明 ||:—|:—|:iexistentype|:—|| Port 1 | SoC Die Bump/Pad 端或 PKG Die Reference Plane 处 |Gap Port / Terminal Port on Die Pins— 若仅提取 PKG S 参数常在 Bottom PKG Die Bump 设 Wave/Terminal Port | 代表 AP 驱动端 || Port 2 | DRAM Die Bump/Pad 端Top PKG Die 侧或 Top PKG Bottom Balls若只看 PKG 级 | 同上 | 代表 DRAM 接收/驱动端 |实操3D Layout 最顺手的方式在 Net Manager 里 Show 信号 Net 其伴随 GND Net右键 Net →Create Ports on Components/Die PinsAEDT 自动在每个 Die Pin 上建Terminal Port并引用 GND Net 作 Reference若自动端口位置不理想 → 手动在 Signal Trace 末端画Gap Port矩形 sheet between signal ref GND→ Assign Excitation → Lumped Port / Gap Port⚠️ Wave Port 在 3D Layout 层叠结构里一般用于 PCB 板边外露线PoP 内部互连用Terminal/Gap Port更合适内部节点。若最终级联进 Circuit SimADS/AWRPKG S 参数 IBIS-AMI 就够了。Step 6边界与空气盒若看辐射/近场PoP SI 提取通常不需求远场辐射→ 可设小 Air Box 或仅用Perfect E 包裹 PKG 外表面Absorbing BC 可选关重点是 S 参数收敛。若需看近场耦合EMIDraw BoxAir尺寸 ≥ λ/4 距辐射体设Boundary → Radiation或 PML把 Air Box 包住 PoP AssemblyStep 7网格Phi Mesher — 3D Layout 优势所在HFSS 3D Layout 默认用Phi GridderVia/细线 → 自动局部加密介质层 → 按 λ/10~λ/20 最高关注频点可手动在Mesh Setup → Length Based设 Max Element Edge例 0.05mm 5GHz 关注区建议先跑Validation Check绿色√→ Analyze看 Adaptive Pass 收敛ΔS 设定阈值如 0.02。Step 8求解设置 扫频Analysis → Add Solution SetupSolution Frequency取最敏感频点LPDDR4x 通常扫到 Nyquist≈数据率×0.75例 3200Mbps→1.6GHz×0.75≈1.2GHz 作 Adaptive Freq扫频上限取 3~5×Fundamental 或覆盖 DDR SSO noise 频点SweepInterpolating / Discrete例 100MHz–6GHz51ptsAnalyzeStep 9结果查看Results → Create Terminal Solution → S-ParametersS11回损、S21插损/通道损耗Smith Chart、TDRfrom S参数若设 Near Field →Fields → E Field / H Field看 PKG 内部电流集中区SSN 诊断导出.sNp→ 导入ADS / AWR / HSPICE / IBIS-AMI DDR Channel Sim【备选A】HFSS 3D FEM — 只建 PoP 关键互连区焊球BumpVia当需要精确看单个 PoP Solder Ball / FC Bump / Via 的 3D 场而非整 PKG 提取可手动搭简化 PoP 单元建模步骤HFSS 3DInsert HFSS Design (Driven Modal)建介质块Bottom Substrate / EMC / Top Substrate→ 赋 FR4/BT/ABF εr,Df画信号走线Rect → Thicken → Boolean Unite→ Copper画 ViaCircle → Sweep → Union with trace→ Copper画 Solder BallSphere/胶囊形→ Copper连接 Bottom PKG Top Pad ↔ Top PKG Bottom Pad画完整 GND Plane上下确保信号有就近 Return Path端口信号线始端→Lumped Port内部或 Wave Port端面参考设为 GND PlaneAir Box Radiation BC若不看辐射可缩小Mesh → Analyze → S 参数此模型适合参数化扫描Ball直径 / Standoff height / GND Ball 数量 / Via Antipad 尺寸对 S11/S21 的影响——是封装工程师做 PoP Signal Integrity Sign-off 的经典做法。【备选B】CST Microwave Studio — PoP 仿真步骤概要导入/建模File → Import → ODB/Gerber/SAT分别导入 Bottom PKG、Top PKG、PCB局部 → 用 Translate 对齐坐标Bottom PKG Origin (0,0,0)Top PKG Z偏移Bottom PKG Height或CST PCB Studio导入 ODB → Crop → Send to CST MW StudioBoolean 检查连通性放大看 Signal Trace → Solder Ball → Top PKG Trace 是否几何接触Unite if needed端口在 SoC Die Side 和 DRAM Die Side 设Waveguide Port截面含 SigGND→ 注意 Integration Line 方向背景/边界Air Box λ/4设Open (add PML)或Open (lossy)若不看辐射SolverTime Domain Solver推荐—PoP多尺度宽带一次跑勾选Adaptive Mesh RefinementFrequency Range同 HFSS覆盖 DDR 相关谐波Run → S Parameter / TDR / Near Field导出.sNp或进CST Design Studio做 Co-SimulationCST 时域求解器对多尺度长PCB走线微小PKG Via宽带扫频效率通常优于FEM适合系统级SIHFSS 3D Layout 对层叠PKGODB直接导入Phi网格工程效率更高。一张快速决策表你想得到推荐流程PoPPCB 整条 DDR 通道 S 参数含 PKG 寄生HFSS 3D LayoutImport ODB(BottomTopPCB局部)→Clip→Port on Die→Solve→Export .sNp只研究 PoP Solder Ball/Via 对 SI 影响参数扫描HFSS 3D FEM手工建简化单元→Parametric Sweep系统级 DDR 通道宽带 SI 方便多板裁剪CST PCB Studio → MW Studio时域仅 PKG 级 S 参数给 Circuit Sim不做3D全波SIwave / PowerSI 提取 PKG .sNp2.5D快适合预评估关键 Net 再用 HFSS 3D Layout 校验常见 Pitfall踩坑预警GND Return Path 被切掉裁剪时 GND Plane 扩展不够 → S 参数假谐振、Z0 漂移 → 记住扩 3~5×介质厚度Top/Bottom PKG 坐标未对齐PoP Balls 中心须严格对应 Bottom PKG Top Land 坐标JEDEC pitch错位 25μm → 焊接不可实现且仿真场不连续端口 Reference 错Differential Pair 必须设 Diff Port 或两单端 Port 共 GND Ref别把 DQS 和 DQS- 各参照不同 GND只用 PKG .ibs 忽略 PKG S 参数IBIS 封装模型Lpkg/Rpkg/Cpkg是集总近似——≥LPDDR4 速率建议用 3D 全波提取 S 参数做 Sign-off忽略 Power/GND NetSI 仿真须带 VDD/VSS Plane NetsReturn Path 才真实纯 Signal-only Net 导入会人为抬高 Loss
的演进与通信机制)
