从原理图到时序：手把手拆解一个4 CLK GOA驱动电路的工作流程

从原理图到时序手把手拆解一个4 CLK GOA驱动电路的工作流程现代液晶显示器的核心挑战之一是如何高效驱动数百万个像素的栅极线。传统外挂驱动芯片方案在成本和边框宽度上逐渐显现瓶颈而GOAGate On Array技术直接将驱动电路集成在玻璃基板上成为高分辨率面板的主流选择。本文将聚焦4时钟GOA电路通过逆向工程思维拆解其工作流程带您亲历信号从输入到输出的完整路径。1. 4 CLK GOA电路的基础架构1.1 多时钟设计的必要性在大尺寸液晶面板中单一时钟信号从面板顶部传输到底部时由于走线电阻和寄生电容的影响会出现明显的信号衰减。实验数据显示在55英寸4K面板中末端栅极线的充电电压可能比起始端低30%以上。多时钟设计通过以下机制解决这一问题负载分摊4个时钟信号轮流驱动不同行的GOA单元使单一时钟线的负载降低为原来的1/4时序交错相邻时钟信号相位差90°确保每行有充足的时间完成像素充电双边驱动面板左右两侧同步驱动将走线长度缩短一半典型4 CLK信号时序参数如下表所示信号名称相位偏移占空比典型频率CLK10°25%60kHzCLK290°25%60kHzCLKB1180°25%60kHzCLKB2270°25%60kHz1.2 基本单元电路构成一个最小4 CLK GOA单元包含7个关键晶体管和1个存储电容// 典型GOA单元关键节点定义 module GOA_unit ( input CLK, // 主时钟输入 input CLKB, // 反相时钟 input IN, // 前级输入 input RESET, // 后级复位 output OUT // 本级输出 ); // TFT1: 上拉开关管 // TFT2: 下拉开关管 // TFT3-TFT6: 控制逻辑管 // Cb: 自举电容 endmodule注意实际产品中会根据工艺特性调整晶体管宽长比例如下拉管通常比上拉管大3-5倍以确保充分放电2. 四阶段工作流程详解2.1 预充电阶段Phase 1当CLK1处于低电平时前级输出信号通过IN节点对存储节点N1充电。此时TFT4导通将自举电容Cb充电至高电平TFT1虽然导通但因CLK为低电平输出端保持低电位下拉管TFT2因N2节点为低电平而保持关闭这个阶段的关键参数是充电时间常数τ_charge R_TFT4 × Cb通常设计为小于1/4时钟周期确保充分充电。2.2 输出阶段Phase 2CLK1跳变为高电平时发生自举效应CLK1通过导通的TFT1开始向OUT节点输出自举电容Cb使N1节点电位抬升ΔVΔV (Cb/(Cb C_parasitic)) × VCLKN1电位升高进一步降低TFT1导通电阻形成正反馈实测波形显示良好的自举设计可使输出波形上升时间缩短40%以上。2.3 复位阶段Phase 3后级GOA单元的OUT(n1)信号到达时通过TFT3对N1节点放电TFT2导通将OUT强制拉低TFT1因N1放电而关闭复位时序必须满足t_reset t_fall(OUT) t_hold否则会导致残留电荷影响下一帧显示。2.4 保持阶段Phase 4所有晶体管进入关闭状态此时依靠TFT2的亚阈值特性维持OUT低电平Cb通过寄生漏电流缓慢放电设计要点是确保放电速率低于帧周期I_leakage × t_frame Cb × Vth3. 双边驱动与时钟分配策略3.1 面板两侧时钟相位关系在双边驱动架构中左右GOA单元的时钟分配遵循以下原则行序左侧时钟右侧时钟相位差GnCLK1CLKB2180°Gn1CLK2CLKB1180°Gn2CLKB1CLK2180°Gn3CLKB2CLK1180°这种交叉配置带来两个优势同一行左右驱动信号互补增强充电能力相邻行时钟负载均匀分布3.2 时钟走线布局技巧采用金属层堆叠CLK1/CLKB1走M3层CLK2/CLKB2走M2层每毫米线宽承载电流密度不超过1mA/μm时钟线间距≥3倍线宽以避免串扰末端匹配电阻控制在50-100Ω范围4. 工程实践中的关键设计参数4.1 自举电容优化Cb值需在以下约束间取得平衡下限确保自举效应足够Cb_min (Cgs_TFT1 Cgd_TFT1) × (Vth/Vdd)上限避免占用过大面积Cb_max 0.1 × (像素电容×行数)实际项目中4K面板通常采用0.5-1pF的Cb值。4.2 晶体管尺寸设计典型28μm工艺下的尺寸建议晶体管宽长比(W/L)功能考虑TFT180/4低导通电阻TFT2240/4强下拉能力TFT340/6抗漏电设计TFT460/4快速充电4.3 抗干扰设计在CLK信号线两侧布置VSS屏蔽线关键节点添加冗余接触孔采用H型布局降低串扰电源线宽≥时钟线宽的1.5倍在最近的一个车载显示项目中通过优化上述参数我们将GOA电路在-40℃~105℃范围内的输出波动控制在5%以内。