SystemVerilog 类中能否定义 wire 和 reg？

一、直接答案不能。SystemVerilog 的class中不允许定义wire和reg类型变量。二、根本原因两个世界的区别SystemVerilog 的数据类型分为两大阵营类别类型用途综合性硬件域net/varwire, tri, reg, logic, bit (部分)描述实际硬件电路可综合软件域class membersint, bit, logic, string, class, queue, 动态数组等用于测试平台验证不可综合class 属于软件域是面向对象的验证构造存在于仿真器内存中没有对应的物理硬件因此wire—— 表示物理连线需要驱动器驱动class 中没有连线概念 ❌reg—— 是过程赋值变量类型主要用于模块的always块class 中没有 always 块 ❌三、IEEE 1800 标准的规定根据IEEE 1800-2017 §8.3Class properties may be declared with any data type, except thatvar,wire,tri,triand,trior,tri0,tri1,wand,wor,trireg,uwire, andsupply0/1are not allowed.也就是说所有 net 类型在 class 中都被明确禁止。而reg虽然语法上是 variable 而非 net但最佳实践和大多数仿真器都把它视为硬件描述用类型不推荐在 class 中使用。部分仿真器允许reg编译通过但语义上没有意义class 里没有 always 块给它赋值。四、class 中应该用什么类型1. 推荐使用logic或bitclass my_transaction; logic [31:0] addr; // ✓ 推荐 logic [7:0] data; // ✓ 推荐 bit valid; // ✓ 推荐仅 0/1更省内存 int count; // ✓ 推荐 string name; // ✓ endclass2. 类型对比类型取值在 class 中典型用途logic0/1/x/z4 态✓ 推荐模拟硬件信号含未知态bit0/12 态✓ 推荐标志位、计数更快、省内存int32 位有符号✓计数器、循环变量reg0/1/x/z4 态✗ 不推荐仅用于 module 的 always 块wire0/1/x/z✗ 禁止仅用于 module 的连线五、错误示例 vs 正确示例❌ 错误写法class bad_class; wire [7:0] data; // 编译错误class 不能有 wire reg [7:0] addr; // 不推荐语义无效 endclass✓ 正确写法class good_transaction; rand logic [31:0] addr; // 可随机化的 4 态变量 rand bit [7:0] data; // 2 态变量验证场景常用 bit valid; function new(); valid 1b0; endfunction endclass六、为什么logic在 class 和 module 中都能用logic是 SystemVerilog 引入的通用 4 态变量类型它的设计目标就是统一原来 Verilog 中wire和reg的混乱在module中logic可替代reg在 always 块中赋值也可被单一驱动源驱动替代 wire在class中logic表示一个 4 态变量行为类似 C 中的整型因此现代 SV 编码风格推荐全部使用logic避免reg/wire的混乱。七、特殊情况interface 中可以用wire/logic不要混淆class和interfaceinterface bus_if(input clk); wire [7:0] data; // ✓ interface 中可以 logic [7:0] addr; // ✓ logic valid; // ✓ endinterfaceinterface 属于硬件域用于连接 module所以wire合法。class 不行。八、总结对比表场景wirereglogicbitmodule 中✓ 连线✓ always 块变量✓ 推荐✓ 测试激励interface 中✓✓✓✓class 中✗ 禁止✗ 不推荐✓ 推荐✓ 推荐program 中✗不推荐✓✓九、记忆要点一句话总结class 是软件验证不能有wire用logic或bit代替reg和wire无论是 class 还是现代 module都是更好的选择。你想表达旧写法推荐写法连线wirelogic单驱动时序逻辑变量reglogicclass 成员不能用 wire/reglogic / bit / int