1. 项目概述与设计哲学在嵌入式系统开发领域构建一个精简、高效且可靠的最小系统是验证处理器核心能力、进行原型开发或实现特定控制功能的基础。PowerPC架构特别是其经典的MPC60x和MPC7xx系列凭借其出色的性能功耗比和成熟的生态系统至今仍在许多对实时性和可靠性要求苛刻的工业与通信场景中扮演着关键角色。然而与许多集成了内存控制器的现代微控制器不同这些早期的PowerPC处理器需要外部逻辑来管理内存和I/O访问这既是挑战也是实现高度定制化系统的机会。本文旨在拆解一个基于PowerPC处理器的最小系统设计核心焦点在于如何用一个可编程逻辑器件如FPGA或CPLD实现一个精简而高效的内存控制器。我们将绕过像MPC106那样功能齐全但复杂的集成内存/PCI控制器选择一种更直接、更贴近硬件的方案。这种设计的核心哲学是“够用就好”通过仔细分析处理器总线协议只实现运行一个调试器或简单应用所必需的基本内存和I/O访问功能从而最大化速度最小化逻辑复杂度和成本。我们将以Motorola现NXP的一份经典应用笔记为蓝本结合实际的“Excimer”参考板设计深入探讨从处理器引脚连接到内存控制器VHDL实现的每一个细节。2. 处理器选型与总线接口简化2.1 MPC60x与MPC7xx系列概览MPC60x如603e, 604e和MPC7xx如750系列处理器共享相似的高性能32位PowerPC核心与总线接口。它们都支持32位有效地址、8/16/32位整数及32/64位浮点数据类型。对于最小系统设计而言选择哪款处理器主要取决于性能需求、功耗预算和成本因为其外部总线接口是兼容的这大大简化了硬件设计的通用性。MPC603e系列提供了一个可选的32位数据总线模式能进一步减少数据路径的引脚数和布线复杂度但这是以牺牲总线带宽为代价的。对于追求极致性能的最小系统我们通常选择标准的64位数据总线模式。MPC750引入了独立的L2缓存后端总线接口L2ADDR, L2DATA等但这套接口与系统总线完全分离因此在设计不包含L2缓存的最小系统时这些信号可以完全忽略不影响核心内存控制器的设计。2.2 总线信号连接策略化繁为简PowerPC处理器的总线接口初看令人望而生畏它支持地址/数据总线分离任期split tenure、总线监听snooping、多处理支持和缓存一致性等高级特性。然而在一个单一总线主设备即只有一个CPU的嵌入式控制器中许多复杂功能可以被安全地忽略或固定连接从而大幅简化设计。下表总结了在一个最小系统中各类总线信号的处理方式信号类别示例信号处理方式理由与注意事项未使用信号AP[0:3], BR, CI, DP[0:7], WT等悬空NC这些信号涉及地址奇偶校验、总线请求、缓存禁止、数据奇偶校验、写通等高级功能在单主设备、无监听需求的系统中无需使用。上拉至VDDCKSTP_IN, DBWO, SRESET, TBEN等通过电阻连接到3.3V (OVDD)将这些输入信号置为无效或默认状态。例如SRESET软复位上拉可防止意外复位TBEN时基使能上拉以启用时基计数器。直接接VDDL1_TSTCLK, LSSD_MODE直接连接到3.3V这些是测试模式信号必须直接连接到电源以确保功能模式。上拉10KΩABB, ARTRY, DBB, GBL, TCK通过10KΩ电阻上拉到3.3V这些信号在无总线竞争和无需调试端口的系统中应保持无效高电平。10K上拉提供了确定的电平同时限制了电流。下拉至地BG, DBG, DRVMOD0, L2_INT连接到GND这些信号通常为低电平有效或需要固定为低。例如BG总线授权接地表示无外部主设备请求总线。特殊连接QACK通过1KΩ电阻下拉到GNDQACK队列应答用于响应lwarx/stwcx.指令。在无外部队列或简单系统中下拉使其保持无效但保留一定上拉能力以防需要驱动。配置信号PLL_CFG[0:3]连接到VDD或GND这些引脚配置锁相环PLL的倍频/分频比必须根据所选CPU型号和期望的核心/总线频率比严格参照数据手册进行设置。关键系统信号HRESET, TRST, SYSCLK连接到外部电路HRESET硬复位和TRST测试复位连接到复位控制器SYSCLK连接到时钟发生器。这是系统正常启动和运行的基石。连接至内存控制器A[0:31], TS, TA, TEA, TSIZ[0:2], TT[0:4], DH/DL[0:31]连接到内存控制器FPGA/ASIC这是内存控制器的核心接口负责地址、数据传输、传输类型/大小识别以及周期握手开始、应答、错误应答。实操心得信号处理中的“为什么”上拉 vs. 直接连接对于输入信号上拉电阻提供了电平确定性和一定的抗干扰能力同时允许其他驱动源如调试器在必要时覆盖该电平。而像LSSD_MODE这类必须固定为高的信号直接连接可减少一个元件并提高可靠性。QACK的下拉1KΩ的下拉电阻是一个经验值。它确保了在未驱动时为稳定的低电平同时电阻值又足够大当未来需要连接一个能驱动QACK的硬件如一个简单的协处理器时不会造成过大的负载。忽略监听相关信号ABB地址总线忙、ARTRY地址重试、DBB数据总线忙、GBL全局这些信号都与多处理器环境下的缓存一致性MESI协议相关。在单处理器系统中没有其他主设备需要监听总线因此将这些信号上拉至无效状态可以避免总线出现意外的重试或忙状态简化了控制器状态机的设计。通过上述简化我们实际上只关注了不到40个关键信号这使得用一个中等规模的FPGA来实现完整的内存控制器成为可能。3. 内存子系统架构设计3.1 整体架构与地址映射最小系统的核心目标是提供可执行代码的存储Flash ROM、高速程序运行空间SRAM以及必要的I/O通道如串口。为了简化数据通路设计我们采取一个关键策略所有内存设备都按64位宽度组织。这避免了使用8位或16位设备时所需的复杂字节通道重定向逻辑即需要多个锁存收发器将数据移动到64位总线的正确字节通道上。如下图所示系统采用了一种简洁的架构处理器通过一个自定义的内存控制器MC与外部设备通信。控制器根据处理器发出的地址A[0:31]和传输属性TS,TT,TSIZ生成相应的片选SCS,FCS,XCS、输出使能SOE,FOE,XOE和字节写使能BWE[0:7]信号并最终通过TA传输应答或TEA传输错误应答来结束总线周期。---------------------- | PowerPC Processor | | (MPC603e/750 etc.) | --------------------- | | 64-bit Data Bus (DH/DL[0:31]) | 32-bit Addr Bus (A[0:31]) | Control Signals (TS, TA, TEA, TSIZ, TT, TBST...) | ----------v----------- | | | Memory Controller | | (FPGA/ASIC) | | | --------------- | | | | | | | | | | | ------------------- | | | | | | | | | | ----------- ------v------ ----------------- | | | | | | | | I/O Devices | | | | | | | Fast | | (UART, Timer, | | | | | | | I/O | | GPIO等) | | | | | | | | ----------------- | | | | | ------^------ | | | | | | | | | | | ------------ | | | | | | 3.3V Buffer| (电平转换与驱动) | | | | | | (74LCX245) | | | | | | ------------- | | | | | | | | | ----------v---------- | | | | | Slow I/O | | | | | | (空间) | | | | | ----------^---------- | | | | | | | | | -------------------- | | | | | Boot Flash ROM | | | | | | (4x 16-bit, 并联) | | | | | ----------^---------- | | | | | | | | | -------------------- | | | | | Main SRAM (RAM) | | | | | | (2x 32-bit PBSRAM) | | | | | --------------------- | | | | | | | -- BWE[0:7], SCS, SOE, ADSC, BAA (SRAM控制) | | ----- BWE[0,2,4,6], FCS, FOE (Flash控制) | -------- BWE[0:1], XCS[0:1], XOE (I/O控制) ----------- A[0:31], TS, TSIZ, TT, TBST, TA, TEA, AACK基于此架构我们为“Excimer”参考板定义了以下地址映射设备地址范围是否支持突发传输访问周期数 (66MHz)说明主SRAM0x0000_0000 - 0x3FFF_FFFF是3-1-1-1高速程序运行和数据存储区。支持突发访问以实现最高性能。快速I/O0x4000_0000 - 0x7FFF_FFFF否4用于连接低速外设如UART、定时器访问延迟固定。慢速I/O0x8000_0000 - 0xBFFF_FFFF否12用于连接更慢的外设或预留空间访问延迟更长。启动Flash0xC000_0000 - 0xFFFF_FFFF否6存储启动代码和固件。不支持缓存非缓存性访问速度较慢。设计考量为什么选择这样的地址映射和存储设备SRAM用作主内存虽然成本高于DRAM但PBSRAM流水线突发静态随机存储器接口简单无需刷新控制器访问速度极快可达到总线全速且随着技术进步大容量高速SRAM已变得可承受。这对于需要确定性实时响应或作为高速缓存替代品的嵌入式系统非常理想。Flash ROM不支持突发Flash的读延迟通常在60-200ns写操作更慢可达毫秒级。将其设为非缓存性、非突发访问可以简化控制器设计。高性能代码应在启动时从Flash拷贝到SRAM中执行。分离的I/O空间通过地址解码划分出不同速度的I/O空间允许连接不同响应速度的外设并为未来扩展预留空间。控制器为每个空间配置独立的固定等待周期。3.2 关键存储设备接口详解3.2.1 流水线突发SRAMPBSRAM接口我们选择像MCM69P737这样的32位宽、流水线突发SRAM。其关键控制信号包括A[n:0]地址线最低两位A[0:1]用于突发传输中的地址递增和关键字优先critical-word first寻址。ADSC地址锁存在单次或突发传输开始时锁存地址。ADV地址递增在突发传输中用于在后续周期自动递增内部地址计数器。BWE[a:d]字节写使能低有效当不置位时表示读周期置位时对特定字节通道进行写操作。G输出使能低有效在所有读操作中置位。SE1片选低有效在所有操作中置位。内存控制器的任务周期启动当TS传输开始有效且地址落在SRAM空间时控制器在同一时钟周期内同时置位SCSSRAM片选和ADSC将地址锁存进SRAM。读/写判断根据TT传输类型信号判断是读还是写。若是写则根据TSIZ传输大小和A[29:31]低地址位生成相应的BWE[x]信号若是读则置位SOESRAM输出使能和G。突发传输处理如果TBST突发传输指示有效则控制器在接下来的三个时钟周期内保持SCS有效并置位ADV同时为每个数据节拍beat置位TA。这实现了典型的2-1-1-1或3-1-1-1突发模式第一个节拍延迟较长后续节拍单周期完成。周期终止对于读操作在最后一个TA后取消SOE和G即可。对于写操作必须执行一个“取消选择”deselect周期在访问结束后再次置位ADSC但同时不置位任何片选SCS无效。这能可靠地终止SRAM内部的写操作。注意事项突发传输与流式访问本文描述的设计不支持“流式”streaming访问即在一个突发传输结束后如果下一个访问仍在同一SRAM页面内则无法省略ADSC的重新锁存周期。要实现流式访问进一步提升带宽需要更复杂的逻辑来跟踪页面命中情况这会增加控制器的复杂度。对于大多数最小系统应用当前的简单突发支持已经足够。3.2.2 Flash ROM接口我们使用4片16位Flash如M29F800并联组成64位数据宽度。Flash接口是传统的异步存储器接口FCS片选低有效FOE输出使能低有效WE写使能低有效—— 注意在64位系统中我们复用处理器的BWE[0,2,4,6]作为四片Flash的写使能。关键设计点字节使能PowerPC处理器可以执行8位、16位、32位或64位写操作。由于我们使用了16位宽的Flash必须使用字节写使能来确保只对目标字节进行编程。例如一个8位写操作到地址0xC000_0001对应数据总线字节通道1只会置位BWE1从而只写入低16位Flash的高字节。这就要求软件在写入大于8位的数据时必须进行正确的地址对齐。访问延迟Flash读取速度慢~150ns。控制器内部使用一个可编程定时器在Flash访问周期开始后等待固定的时钟数例如在66MHz下6个时钟约90ns加上状态机开销满足150ns要求再置位TA。写操作更慢控制器在置位TA结束总线周期后并不会保持数据或等待Flash编程完成。软件必须负责在后续的Flash访问读或写之间插入足够的延迟或轮询Flash的状态位如RDY/BSY。非缓存性Flash空间应配置为不可缓存通过MMU的BAT或页表项。因为缓存行填充是突发操作而Flash不支持突发。3.2.3 I/O设备接口I/O设备如16550 UART通常为8位或16位宽且接口简单片选CS、读RD/OE、写WR/WE。控制器的设计与Flash接口类似根据地址A[0:1]产生XCS0快速I/O或XCS1慢速I/O片选。根据读/写类型产生XOE输出使能或复用BWE[x]作为写使能。同样使用一个内部定时器来产生固定的等待周期例如快速I/O 4个周期慢速I/O 12个周期。电平转换与缓冲许多传统I/O器件工作电压是5V。而PowerPC的数据总线是3.3VOVDD。绝对不能将5V器件直接连接到3.3V总线否则可能损坏处理器。解决方案是使用3.3V兼容的I/O器件或者在总线与I/O器件之间加入3.3V的缓冲器如74LCX245。缓冲器还有一个额外好处减少了高速数据总线上的容性负载有利于信号完整性。4. 内存控制器的VHDL实现解析内存控制器是系统的“交通警察”其核心是一个状态机负责解析处理器总线周期并产生正确的控制信号序列。下面我们深入分析其VHDL代码的关键模块。4.1 顶层模块MC与模块互联顶层实体MC主要完成各子模块的实例化与信号连接。它接收处理器的地址、控制信号输出对存储器件的控制信号以及中断、复位等旁路功能。其架构如图8所示包含以下几个核心子模块TTDEC传输类型解码器。START周期启动检测器。BYTEDEC字节写使能生成器。CHIPSEL片选与定时值生成器。CYCLER核心状态机控制时序。INT简单的中断合并逻辑。4.2 周期启动与传输类型解码START TTDECSTART模块在检测到TS_L传输开始低有效信号时被激活。它调用TTDEC子模块来检查TT[0:4]传输类型信号。为什么只处理特定的TT编码PowerPC定义了多种传输类型但在最小系统中我们只关心最基本的存储访问TT0010b写操作带刷新单次或突发TT0110b写操作带杀死仅突发TT1010b读操作单次或突发TT1110b读操作带意图修改仅突发其他TT编码如地址周期、缓存维护指令dcbz、原子操作lwarx/stwcx.等在这个单处理器、无缓存一致性的最小系统中不会被使用。如果软件意外产生了这些周期START模块会通过置位DOERR_L信号来通知CYCLER状态机由后者用TEA传输错误应答来终止该周期防止总线挂起。START模块根据TTDEC的结果输出CLAIM_L声明此周期和WE_L写使能信号供后续模块使用。4.3 字节写使能生成BYTEDECBYTEDEC模块根据TSIZ[0:2]传输大小字节、半字、字、双字和地址低三位A[29:31]生成8个字节通道的使能信号be_L[0:7]。然后这些使能信号与全局的WE_L信号进行“或”操作最终产生BWE_L[0:7]。如果是读周期WE_L为高所有BWE_L均为高无效。关键逻辑对于突发传输TBST_L为低无论地址和大小如何所有8个字节使能be_L[0:7]都置为有效低电平因为突发传输总是传输完整的缓存行64位。对齐与非对齐访问代码中还包含了对“三字节”传输的处理逻辑。这是PowerPC处理非对齐访问时由硬件自动拆分成两个子周期例如一个3字节访问可能被拆成1字节2字节。如果编译器保证生成对齐的代码这部分逻辑可以移除以节省逻辑资源。4.4 片选与定时控制CHIPSELCHIPSEL模块根据地址高位A[0:1]解码出访问的目标空间SRAM, Flash, 快速I/O, 慢速I/O并产生相应的片选SCS_L,FCS_L,XCS_L[0:1]和输出使能SOE_L,FOE_L,XOE_L信号。定时值的生成该模块还为非SRAM访问Flash和I/O输出一个4位的定时值CTIME[3:0]。这个值代表了在CYCLER状态机中需要插入的额外等待周期数。注意这个值已经减去了3个周期的固定开销状态机进入COUNT状态1个周期检测到计数器为零1个周期退出状态1个周期。例如Flash需要80ns访问时间在66MHz周期15ns下需要约6个周期因此CTIME设置为36-33。4.5 核心状态机CYCLERCYCLER是控制器的大脑是一个摩尔型状态机。它根据CLAIM_L、DOERR_L、TBST_L、SCS_L和CTIME等输入决定如何推进总线周期。状态转移逻辑参考图13的状态图IDLE初始状态。当CLAIM_L有效且SCS_L有效SRAM访问时若TBST_L有效突发进入BURST状态然后进入BEAT1-BEAT2-BEAT3-BEAT4依次产生4个TA并在BEAT2和BEAT3状态置位BAA_L以驱动SRAM地址递增。若TBST_L无效单次进入SINGLE状态然后立即进入BEAT4产生一个TA。当CLAIM_L有效但SCS_L无效Flash或I/O访问时进入COUNT状态。在此状态内部定时器从CTIME开始递减。当定时器归零进入BEAT4状态产生一个TA。当DOERR_L有效无法处理的周期时进入ERROR状态产生TEA和AACK。在BEAT4状态同时产生本数据节拍的TA和整个地址任期的AACK。之后进入DESEL状态为SRAM写操作产生一个ADSC脉冲同时SCS_L无效以取消选择然后返回IDLE。信号生成逻辑TA_L在BURST、BEAT1、BEAT2、BEAT3状态或者BEAT4状态且是写操作且非突发时置位。这确保了突发传输有4个TA单次传输有1个TA。AACK_L在BEAT4或ERROR状态置位。AACK标志着整个总线周期地址任期数据任期的结束。ADSC_L在IDLE状态且检测到SRAM访问开始时置位或者在DESEL状态置位用于SRAM写取消选择。BAA_L在BURST、BEAT1、BEAT2状态置位驱动SRAM的ADV信号。4.6 波形分析与时序验证通过仿真波形可以直观理解控制器的工作图14 - SRAM单次访问TS有效后ADSC和SCS立即有效锁存地址。对于读操作SOE有效对于写操作相应的BWE[x]有效。大约2个时钟周期后具体取决于SRAM速度TA和AACK有效结束周期。对于写操作之后会有一个ADSC有效但SCS无效的“取消选择”周期。图15 - SRAM突发读访问TS和TBST有效。ADSC有效启动周期。随后在4个连续的时钟周期内TA有效4次传输4个双字数据。在中间两个周期BAA有效使SRAM内部地址递增。最后产生AACK和“取消选择”周期。图16 - Flash访问TS有效FCS和FOE读或BWE[x]写有效。控制器进入COUNT状态等待CTIME例如3个时钟。等待结束后产生TA和AACK。图17 - I/O访问与Flash访问类似只是片选信号变为XCS0_L或XCS1_L且等待周期数不同快速I/O为1慢速I/O为9。5. 时钟、复位与电源设计要点5.1 时钟分配所有处理器、内存控制器和SRAM都需要一个同步的、低抖动的系统时钟SYSCLK。最简单的方案是使用一个晶体振荡器直接驱动所有负载图18。但这要求时钟走线非常短~3cm且振荡器驱动能力要强。更稳健的方案是使用专用的低偏移时钟驱动器如MPC904图19。它可以提供一个输入晶体或振荡器产生多个同相、低偏移的时钟输出分别驱动每个器件简化了PCB布局并保证了时序。注意事项MPC604系列处理器不是全静态的有最低时钟频率要求。而MPC603和MPC750是全静态的可以运行在任意低频率甚至DC。设计前务必查阅具体型号的数据手册。5.2 复位电路设计PowerPC处理器的HRESET硬复位必须在以下情况被断言系统上电。处理器核心电压VDD或I/O电压OVDD跌落至标称值的-5%以下。复位信号需要保持至少255个时钟周期以确保内部PLL和逻辑正确初始化。推荐方案使用专用的系统监控芯片如DS1834。这类芯片集成电压监测、看门狗、手动复位输入并能产生满足时序要求的复位脉冲成本低且可靠。简化方案如果电源可靠性很高可以使用简单的RC电路图21。复位时间常数t R * C。例如R10kΩ C1µF可产生约10ms的复位脉冲足以满足要求。务必确保TRSTJTAG测试复位信号在复位期间也被拉低通常通过一个2kΩ电阻下拉到地。5.3 多电压电源与上电时序高性能PowerPC通常需要多电压低电压核心如2.5V的VDD和标准电压I/O3.3V的OVDD。这带来了上电时序的挑战。处理器要求VDD不能超过OVDD 0.3V以上。OVDD不能超过VDD 1.2V以上。VDD不能超过OVDD 0.4V以上。由于两种电源的负载不同上电时很难保证完全同步。一种解决方案是使用“自举二极管”图25。在核心电源VDD稳定前通过二极管从I/O电源OVDD为其供电将VDD电压钳位在OVDD减去二极管压降例如2*0.6V1.2V。当核心电源稳定输出2.5V后二极管反偏截止。关键必须选择在大电流下仍能保持稳定压降的肖特基二极管。5.4 电源去耦Bypassing高速数字电路的电源完整性至关重要。必须为每个电源引脚就近放置高频去耦电容通常为0.1µF陶瓷电容封装推荐0805或0603。对于BGA封装的处理器去耦电容应放置在芯片背面的PCB层并尽可能靠近过孔。此外在整个PCB的电源平面上应分布式地放置多个大容量如100µF的钽电容或低ESR的电解电容作为“蓄水池”为局部的高频电流需求提供补充。6. 中断、COP调试接口与物理布局6.1 简单中断处理PowerPC通常只有一个外部中断输入INT。如果需要多个中断源最简单的方法是用一个“或”门将所有电平敏感的中断源合并后接到INT图26。软件在中断服务程序中轮询所有可能的中断源来确定是谁产生了中断。更高级的方法可以利用处理器其他的特殊中断引脚如SMI系统管理中断和MCP机器检查脉冲为不同中断源分配不同的向量图27。但MCP是边沿敏感的且需要软件正确配置相关寄存器。对于更复杂的需求可以在FPGA内用剩余的逻辑实现一个可编程中断控制器PIC如8259兼容的IP核。6.2 COP片上处理器调试接口COP接口通过JTAG端口提供了强大的调试功能断点、观察点、寄存器/内存查看修改。添加一个标准的14针缺第14针防误插COP接头成本极低但价值巨大。关键连接TCK,TMS,TDI,TDO,TRST标准JTAG信号。HRESET,SRESET必须与板上的复位源通过逻辑如与门合并确保调试器或板卡都能发起复位。QACK连接到处理器的QACK。PRESENT可选信号用于指示调试器存在可用于在系统JTAG链中隔离处理器。隔离多个JTAG链如果板上还有其他JTAG器件如CPLD、其他处理器需要将它们与PowerPC的JTAG链隔离以防调试器无法识别处理器。可以通过跳线、0欧姆电阻或由PRESENT信号控制的逻辑门来实现图30。6.3 PCB物理布局考虑图31展示了“Excimer”参考板的布局。关键点包括处理器插座使用标准的255球BGA插座兼容MPC603x/604x系列。若使用MPC750需增加面积以容纳额外的L2缓存SRAM。时钟走线到CPU、内存控制器和SRAM的时钟线必须等长以最小化偏移。电源去耦在BGA芯片下方和周围密集放置去耦电容。信号完整性高速总线地址、数据应走线尽可能短并考虑终端匹配如果走线较长。对于66-100MHz的总线在良好叠层设计的PCB上短走线通常不需要端接。7. 软件编程注意事项与系统扩展7.1 软件层面的考量使用这个简单的内存控制器编写软件时必须注意其硬件限制缓存配置Flash和I/O空间不支持突发传输因此绝不能将它们设置为可缓存Cacheable。如果使能了指令或数据缓存处理器会对所有缓存行填充发起突发读请求。必须通过MMU的块地址转换BAT或页表项PTE将这些区域标记为“无缓存”Cache Inhibited和“无写通”Memory Coherence Required位根据情况设置。Flash编程控制器在发起Flash写操作并返回TA后并不会等待写完成。软件必须在两次Flash访问之间插入足够的延迟简单的循环或者轮询Flash器件提供的状态位如DQ7的数据轮询位或DQ6的跳变位。I/O访问对齐由于16位Flash和8/16位I/O设备使用了特定的字节写使能BWE0,2,4,6或BWE0,1软件在向这些设备写入大于8位的数据时必须确保地址对齐到相应的边界16位设备对齐到2字节边界32位设备对齐到4字节边界否则写入会失败或写入错误的数据通道。7.2 设计扩展与优化本文描述的最小系统是一个起点可以根据需求进行增强支持流式SRAM访问修改状态机使其能检测连续的SRAM页面命中从而在突发传输之间省略ADSC锁存周期实现真正的背靠背突发1-1-1-1...进一步提升带宽。并行化取消选择周期当前设计在SRAM写操作后需要一个专用的DESEL周期。可以优化状态机使其在最后一个数据节拍BEAT4就启动取消选择或者与其他非冲突访问重叠。支持突发Flash一些较新的Flash支持页读突发模式。可以修改控制器在Flash空间也支持突发传输但需要处理Flash固有的长延迟。更精细的时序控制当前每个存储空间有固定的等待周期。可以引入可编程的等待状态寄存器让软件在启动时根据实际安装的存储器速度进行配置。集成更多外设FPGA中剩余的逻辑资源可以用来实现定时器、GPIO、PWM控制器、简单的DMA引擎等进一步丰富系统功能。这个基于PowerPC和自定义内存控制器的最小系统设计展示了如何用相对简单的逻辑实现一个高性能的嵌入式核心。它剥离了复杂商用控制器的冗余功能提供了对硬件最直接的控制非常适合用于学习、原型验证或对成本和功耗有严格要求的专用嵌入式产品。通过理解总线协议、时序要求和各个子模块的协作开发者可以以此为基础构建出满足特定需求的、精简而强大的控制系统。
PowerPC最小系统设计：基于FPGA的内存控制器实现与总线接口简化
发布时间：2026/6/8 16:30:16
1. 项目概述与设计哲学在嵌入式系统开发领域构建一个精简、高效且可靠的最小系统是验证处理器核心能力、进行原型开发或实现特定控制功能的基础。PowerPC架构特别是其经典的MPC60x和MPC7xx系列凭借其出色的性能功耗比和成熟的生态系统至今仍在许多对实时性和可靠性要求苛刻的工业与通信场景中扮演着关键角色。然而与许多集成了内存控制器的现代微控制器不同这些早期的PowerPC处理器需要外部逻辑来管理内存和I/O访问这既是挑战也是实现高度定制化系统的机会。本文旨在拆解一个基于PowerPC处理器的最小系统设计核心焦点在于如何用一个可编程逻辑器件如FPGA或CPLD实现一个精简而高效的内存控制器。我们将绕过像MPC106那样功能齐全但复杂的集成内存/PCI控制器选择一种更直接、更贴近硬件的方案。这种设计的核心哲学是“够用就好”通过仔细分析处理器总线协议只实现运行一个调试器或简单应用所必需的基本内存和I/O访问功能从而最大化速度最小化逻辑复杂度和成本。我们将以Motorola现NXP的一份经典应用笔记为蓝本结合实际的“Excimer”参考板设计深入探讨从处理器引脚连接到内存控制器VHDL实现的每一个细节。2. 处理器选型与总线接口简化2.1 MPC60x与MPC7xx系列概览MPC60x如603e, 604e和MPC7xx如750系列处理器共享相似的高性能32位PowerPC核心与总线接口。它们都支持32位有效地址、8/16/32位整数及32/64位浮点数据类型。对于最小系统设计而言选择哪款处理器主要取决于性能需求、功耗预算和成本因为其外部总线接口是兼容的这大大简化了硬件设计的通用性。MPC603e系列提供了一个可选的32位数据总线模式能进一步减少数据路径的引脚数和布线复杂度但这是以牺牲总线带宽为代价的。对于追求极致性能的最小系统我们通常选择标准的64位数据总线模式。MPC750引入了独立的L2缓存后端总线接口L2ADDR, L2DATA等但这套接口与系统总线完全分离因此在设计不包含L2缓存的最小系统时这些信号可以完全忽略不影响核心内存控制器的设计。2.2 总线信号连接策略化繁为简PowerPC处理器的总线接口初看令人望而生畏它支持地址/数据总线分离任期split tenure、总线监听snooping、多处理支持和缓存一致性等高级特性。然而在一个单一总线主设备即只有一个CPU的嵌入式控制器中许多复杂功能可以被安全地忽略或固定连接从而大幅简化设计。下表总结了在一个最小系统中各类总线信号的处理方式信号类别示例信号处理方式理由与注意事项未使用信号AP[0:3], BR, CI, DP[0:7], WT等悬空NC这些信号涉及地址奇偶校验、总线请求、缓存禁止、数据奇偶校验、写通等高级功能在单主设备、无监听需求的系统中无需使用。上拉至VDDCKSTP_IN, DBWO, SRESET, TBEN等通过电阻连接到3.3V (OVDD)将这些输入信号置为无效或默认状态。例如SRESET软复位上拉可防止意外复位TBEN时基使能上拉以启用时基计数器。直接接VDDL1_TSTCLK, LSSD_MODE直接连接到3.3V这些是测试模式信号必须直接连接到电源以确保功能模式。上拉10KΩABB, ARTRY, DBB, GBL, TCK通过10KΩ电阻上拉到3.3V这些信号在无总线竞争和无需调试端口的系统中应保持无效高电平。10K上拉提供了确定的电平同时限制了电流。下拉至地BG, DBG, DRVMOD0, L2_INT连接到GND这些信号通常为低电平有效或需要固定为低。例如BG总线授权接地表示无外部主设备请求总线。特殊连接QACK通过1KΩ电阻下拉到GNDQACK队列应答用于响应lwarx/stwcx.指令。在无外部队列或简单系统中下拉使其保持无效但保留一定上拉能力以防需要驱动。配置信号PLL_CFG[0:3]连接到VDD或GND这些引脚配置锁相环PLL的倍频/分频比必须根据所选CPU型号和期望的核心/总线频率比严格参照数据手册进行设置。关键系统信号HRESET, TRST, SYSCLK连接到外部电路HRESET硬复位和TRST测试复位连接到复位控制器SYSCLK连接到时钟发生器。这是系统正常启动和运行的基石。连接至内存控制器A[0:31], TS, TA, TEA, TSIZ[0:2], TT[0:4], DH/DL[0:31]连接到内存控制器FPGA/ASIC这是内存控制器的核心接口负责地址、数据传输、传输类型/大小识别以及周期握手开始、应答、错误应答。实操心得信号处理中的“为什么”上拉 vs. 直接连接对于输入信号上拉电阻提供了电平确定性和一定的抗干扰能力同时允许其他驱动源如调试器在必要时覆盖该电平。而像LSSD_MODE这类必须固定为高的信号直接连接可减少一个元件并提高可靠性。QACK的下拉1KΩ的下拉电阻是一个经验值。它确保了在未驱动时为稳定的低电平同时电阻值又足够大当未来需要连接一个能驱动QACK的硬件如一个简单的协处理器时不会造成过大的负载。忽略监听相关信号ABB地址总线忙、ARTRY地址重试、DBB数据总线忙、GBL全局这些信号都与多处理器环境下的缓存一致性MESI协议相关。在单处理器系统中没有其他主设备需要监听总线因此将这些信号上拉至无效状态可以避免总线出现意外的重试或忙状态简化了控制器状态机的设计。通过上述简化我们实际上只关注了不到40个关键信号这使得用一个中等规模的FPGA来实现完整的内存控制器成为可能。3. 内存子系统架构设计3.1 整体架构与地址映射最小系统的核心目标是提供可执行代码的存储Flash ROM、高速程序运行空间SRAM以及必要的I/O通道如串口。为了简化数据通路设计我们采取一个关键策略所有内存设备都按64位宽度组织。这避免了使用8位或16位设备时所需的复杂字节通道重定向逻辑即需要多个锁存收发器将数据移动到64位总线的正确字节通道上。如下图所示系统采用了一种简洁的架构处理器通过一个自定义的内存控制器MC与外部设备通信。控制器根据处理器发出的地址A[0:31]和传输属性TS,TT,TSIZ生成相应的片选SCS,FCS,XCS、输出使能SOE,FOE,XOE和字节写使能BWE[0:7]信号并最终通过TA传输应答或TEA传输错误应答来结束总线周期。---------------------- | PowerPC Processor | | (MPC603e/750 etc.) | --------------------- | | 64-bit Data Bus (DH/DL[0:31]) | 32-bit Addr Bus (A[0:31]) | Control Signals (TS, TA, TEA, TSIZ, TT, TBST...) | ----------v----------- | | | Memory Controller | | (FPGA/ASIC) | | | --------------- | | | | | | | | | | | ------------------- | | | | | | | | | | ----------- ------v------ ----------------- | | | | | | | | I/O Devices | | | | | | | Fast | | (UART, Timer, | | | | | | | I/O | | GPIO等) | | | | | | | | ----------------- | | | | | ------^------ | | | | | | | | | | | ------------ | | | | | | 3.3V Buffer| (电平转换与驱动) | | | | | | (74LCX245) | | | | | | ------------- | | | | | | | | | ----------v---------- | | | | | Slow I/O | | | | | | (空间) | | | | | ----------^---------- | | | | | | | | | -------------------- | | | | | Boot Flash ROM | | | | | | (4x 16-bit, 并联) | | | | | ----------^---------- | | | | | | | | | -------------------- | | | | | Main SRAM (RAM) | | | | | | (2x 32-bit PBSRAM) | | | | | --------------------- | | | | | | | -- BWE[0:7], SCS, SOE, ADSC, BAA (SRAM控制) | | ----- BWE[0,2,4,6], FCS, FOE (Flash控制) | -------- BWE[0:1], XCS[0:1], XOE (I/O控制) ----------- A[0:31], TS, TSIZ, TT, TBST, TA, TEA, AACK基于此架构我们为“Excimer”参考板定义了以下地址映射设备地址范围是否支持突发传输访问周期数 (66MHz)说明主SRAM0x0000_0000 - 0x3FFF_FFFF是3-1-1-1高速程序运行和数据存储区。支持突发访问以实现最高性能。快速I/O0x4000_0000 - 0x7FFF_FFFF否4用于连接低速外设如UART、定时器访问延迟固定。慢速I/O0x8000_0000 - 0xBFFF_FFFF否12用于连接更慢的外设或预留空间访问延迟更长。启动Flash0xC000_0000 - 0xFFFF_FFFF否6存储启动代码和固件。不支持缓存非缓存性访问速度较慢。设计考量为什么选择这样的地址映射和存储设备SRAM用作主内存虽然成本高于DRAM但PBSRAM流水线突发静态随机存储器接口简单无需刷新控制器访问速度极快可达到总线全速且随着技术进步大容量高速SRAM已变得可承受。这对于需要确定性实时响应或作为高速缓存替代品的嵌入式系统非常理想。Flash ROM不支持突发Flash的读延迟通常在60-200ns写操作更慢可达毫秒级。将其设为非缓存性、非突发访问可以简化控制器设计。高性能代码应在启动时从Flash拷贝到SRAM中执行。分离的I/O空间通过地址解码划分出不同速度的I/O空间允许连接不同响应速度的外设并为未来扩展预留空间。控制器为每个空间配置独立的固定等待周期。3.2 关键存储设备接口详解3.2.1 流水线突发SRAMPBSRAM接口我们选择像MCM69P737这样的32位宽、流水线突发SRAM。其关键控制信号包括A[n:0]地址线最低两位A[0:1]用于突发传输中的地址递增和关键字优先critical-word first寻址。ADSC地址锁存在单次或突发传输开始时锁存地址。ADV地址递增在突发传输中用于在后续周期自动递增内部地址计数器。BWE[a:d]字节写使能低有效当不置位时表示读周期置位时对特定字节通道进行写操作。G输出使能低有效在所有读操作中置位。SE1片选低有效在所有操作中置位。内存控制器的任务周期启动当TS传输开始有效且地址落在SRAM空间时控制器在同一时钟周期内同时置位SCSSRAM片选和ADSC将地址锁存进SRAM。读/写判断根据TT传输类型信号判断是读还是写。若是写则根据TSIZ传输大小和A[29:31]低地址位生成相应的BWE[x]信号若是读则置位SOESRAM输出使能和G。突发传输处理如果TBST突发传输指示有效则控制器在接下来的三个时钟周期内保持SCS有效并置位ADV同时为每个数据节拍beat置位TA。这实现了典型的2-1-1-1或3-1-1-1突发模式第一个节拍延迟较长后续节拍单周期完成。周期终止对于读操作在最后一个TA后取消SOE和G即可。对于写操作必须执行一个“取消选择”deselect周期在访问结束后再次置位ADSC但同时不置位任何片选SCS无效。这能可靠地终止SRAM内部的写操作。注意事项突发传输与流式访问本文描述的设计不支持“流式”streaming访问即在一个突发传输结束后如果下一个访问仍在同一SRAM页面内则无法省略ADSC的重新锁存周期。要实现流式访问进一步提升带宽需要更复杂的逻辑来跟踪页面命中情况这会增加控制器的复杂度。对于大多数最小系统应用当前的简单突发支持已经足够。3.2.2 Flash ROM接口我们使用4片16位Flash如M29F800并联组成64位数据宽度。Flash接口是传统的异步存储器接口FCS片选低有效FOE输出使能低有效WE写使能低有效—— 注意在64位系统中我们复用处理器的BWE[0,2,4,6]作为四片Flash的写使能。关键设计点字节使能PowerPC处理器可以执行8位、16位、32位或64位写操作。由于我们使用了16位宽的Flash必须使用字节写使能来确保只对目标字节进行编程。例如一个8位写操作到地址0xC000_0001对应数据总线字节通道1只会置位BWE1从而只写入低16位Flash的高字节。这就要求软件在写入大于8位的数据时必须进行正确的地址对齐。访问延迟Flash读取速度慢~150ns。控制器内部使用一个可编程定时器在Flash访问周期开始后等待固定的时钟数例如在66MHz下6个时钟约90ns加上状态机开销满足150ns要求再置位TA。写操作更慢控制器在置位TA结束总线周期后并不会保持数据或等待Flash编程完成。软件必须负责在后续的Flash访问读或写之间插入足够的延迟或轮询Flash的状态位如RDY/BSY。非缓存性Flash空间应配置为不可缓存通过MMU的BAT或页表项。因为缓存行填充是突发操作而Flash不支持突发。3.2.3 I/O设备接口I/O设备如16550 UART通常为8位或16位宽且接口简单片选CS、读RD/OE、写WR/WE。控制器的设计与Flash接口类似根据地址A[0:1]产生XCS0快速I/O或XCS1慢速I/O片选。根据读/写类型产生XOE输出使能或复用BWE[x]作为写使能。同样使用一个内部定时器来产生固定的等待周期例如快速I/O 4个周期慢速I/O 12个周期。电平转换与缓冲许多传统I/O器件工作电压是5V。而PowerPC的数据总线是3.3VOVDD。绝对不能将5V器件直接连接到3.3V总线否则可能损坏处理器。解决方案是使用3.3V兼容的I/O器件或者在总线与I/O器件之间加入3.3V的缓冲器如74LCX245。缓冲器还有一个额外好处减少了高速数据总线上的容性负载有利于信号完整性。4. 内存控制器的VHDL实现解析内存控制器是系统的“交通警察”其核心是一个状态机负责解析处理器总线周期并产生正确的控制信号序列。下面我们深入分析其VHDL代码的关键模块。4.1 顶层模块MC与模块互联顶层实体MC主要完成各子模块的实例化与信号连接。它接收处理器的地址、控制信号输出对存储器件的控制信号以及中断、复位等旁路功能。其架构如图8所示包含以下几个核心子模块TTDEC传输类型解码器。START周期启动检测器。BYTEDEC字节写使能生成器。CHIPSEL片选与定时值生成器。CYCLER核心状态机控制时序。INT简单的中断合并逻辑。4.2 周期启动与传输类型解码START TTDECSTART模块在检测到TS_L传输开始低有效信号时被激活。它调用TTDEC子模块来检查TT[0:4]传输类型信号。为什么只处理特定的TT编码PowerPC定义了多种传输类型但在最小系统中我们只关心最基本的存储访问TT0010b写操作带刷新单次或突发TT0110b写操作带杀死仅突发TT1010b读操作单次或突发TT1110b读操作带意图修改仅突发其他TT编码如地址周期、缓存维护指令dcbz、原子操作lwarx/stwcx.等在这个单处理器、无缓存一致性的最小系统中不会被使用。如果软件意外产生了这些周期START模块会通过置位DOERR_L信号来通知CYCLER状态机由后者用TEA传输错误应答来终止该周期防止总线挂起。START模块根据TTDEC的结果输出CLAIM_L声明此周期和WE_L写使能信号供后续模块使用。4.3 字节写使能生成BYTEDECBYTEDEC模块根据TSIZ[0:2]传输大小字节、半字、字、双字和地址低三位A[29:31]生成8个字节通道的使能信号be_L[0:7]。然后这些使能信号与全局的WE_L信号进行“或”操作最终产生BWE_L[0:7]。如果是读周期WE_L为高所有BWE_L均为高无效。关键逻辑对于突发传输TBST_L为低无论地址和大小如何所有8个字节使能be_L[0:7]都置为有效低电平因为突发传输总是传输完整的缓存行64位。对齐与非对齐访问代码中还包含了对“三字节”传输的处理逻辑。这是PowerPC处理非对齐访问时由硬件自动拆分成两个子周期例如一个3字节访问可能被拆成1字节2字节。如果编译器保证生成对齐的代码这部分逻辑可以移除以节省逻辑资源。4.4 片选与定时控制CHIPSELCHIPSEL模块根据地址高位A[0:1]解码出访问的目标空间SRAM, Flash, 快速I/O, 慢速I/O并产生相应的片选SCS_L,FCS_L,XCS_L[0:1]和输出使能SOE_L,FOE_L,XOE_L信号。定时值的生成该模块还为非SRAM访问Flash和I/O输出一个4位的定时值CTIME[3:0]。这个值代表了在CYCLER状态机中需要插入的额外等待周期数。注意这个值已经减去了3个周期的固定开销状态机进入COUNT状态1个周期检测到计数器为零1个周期退出状态1个周期。例如Flash需要80ns访问时间在66MHz周期15ns下需要约6个周期因此CTIME设置为36-33。4.5 核心状态机CYCLERCYCLER是控制器的大脑是一个摩尔型状态机。它根据CLAIM_L、DOERR_L、TBST_L、SCS_L和CTIME等输入决定如何推进总线周期。状态转移逻辑参考图13的状态图IDLE初始状态。当CLAIM_L有效且SCS_L有效SRAM访问时若TBST_L有效突发进入BURST状态然后进入BEAT1-BEAT2-BEAT3-BEAT4依次产生4个TA并在BEAT2和BEAT3状态置位BAA_L以驱动SRAM地址递增。若TBST_L无效单次进入SINGLE状态然后立即进入BEAT4产生一个TA。当CLAIM_L有效但SCS_L无效Flash或I/O访问时进入COUNT状态。在此状态内部定时器从CTIME开始递减。当定时器归零进入BEAT4状态产生一个TA。当DOERR_L有效无法处理的周期时进入ERROR状态产生TEA和AACK。在BEAT4状态同时产生本数据节拍的TA和整个地址任期的AACK。之后进入DESEL状态为SRAM写操作产生一个ADSC脉冲同时SCS_L无效以取消选择然后返回IDLE。信号生成逻辑TA_L在BURST、BEAT1、BEAT2、BEAT3状态或者BEAT4状态且是写操作且非突发时置位。这确保了突发传输有4个TA单次传输有1个TA。AACK_L在BEAT4或ERROR状态置位。AACK标志着整个总线周期地址任期数据任期的结束。ADSC_L在IDLE状态且检测到SRAM访问开始时置位或者在DESEL状态置位用于SRAM写取消选择。BAA_L在BURST、BEAT1、BEAT2状态置位驱动SRAM的ADV信号。4.6 波形分析与时序验证通过仿真波形可以直观理解控制器的工作图14 - SRAM单次访问TS有效后ADSC和SCS立即有效锁存地址。对于读操作SOE有效对于写操作相应的BWE[x]有效。大约2个时钟周期后具体取决于SRAM速度TA和AACK有效结束周期。对于写操作之后会有一个ADSC有效但SCS无效的“取消选择”周期。图15 - SRAM突发读访问TS和TBST有效。ADSC有效启动周期。随后在4个连续的时钟周期内TA有效4次传输4个双字数据。在中间两个周期BAA有效使SRAM内部地址递增。最后产生AACK和“取消选择”周期。图16 - Flash访问TS有效FCS和FOE读或BWE[x]写有效。控制器进入COUNT状态等待CTIME例如3个时钟。等待结束后产生TA和AACK。图17 - I/O访问与Flash访问类似只是片选信号变为XCS0_L或XCS1_L且等待周期数不同快速I/O为1慢速I/O为9。5. 时钟、复位与电源设计要点5.1 时钟分配所有处理器、内存控制器和SRAM都需要一个同步的、低抖动的系统时钟SYSCLK。最简单的方案是使用一个晶体振荡器直接驱动所有负载图18。但这要求时钟走线非常短~3cm且振荡器驱动能力要强。更稳健的方案是使用专用的低偏移时钟驱动器如MPC904图19。它可以提供一个输入晶体或振荡器产生多个同相、低偏移的时钟输出分别驱动每个器件简化了PCB布局并保证了时序。注意事项MPC604系列处理器不是全静态的有最低时钟频率要求。而MPC603和MPC750是全静态的可以运行在任意低频率甚至DC。设计前务必查阅具体型号的数据手册。5.2 复位电路设计PowerPC处理器的HRESET硬复位必须在以下情况被断言系统上电。处理器核心电压VDD或I/O电压OVDD跌落至标称值的-5%以下。复位信号需要保持至少255个时钟周期以确保内部PLL和逻辑正确初始化。推荐方案使用专用的系统监控芯片如DS1834。这类芯片集成电压监测、看门狗、手动复位输入并能产生满足时序要求的复位脉冲成本低且可靠。简化方案如果电源可靠性很高可以使用简单的RC电路图21。复位时间常数t R * C。例如R10kΩ C1µF可产生约10ms的复位脉冲足以满足要求。务必确保TRSTJTAG测试复位信号在复位期间也被拉低通常通过一个2kΩ电阻下拉到地。5.3 多电压电源与上电时序高性能PowerPC通常需要多电压低电压核心如2.5V的VDD和标准电压I/O3.3V的OVDD。这带来了上电时序的挑战。处理器要求VDD不能超过OVDD 0.3V以上。OVDD不能超过VDD 1.2V以上。VDD不能超过OVDD 0.4V以上。由于两种电源的负载不同上电时很难保证完全同步。一种解决方案是使用“自举二极管”图25。在核心电源VDD稳定前通过二极管从I/O电源OVDD为其供电将VDD电压钳位在OVDD减去二极管压降例如2*0.6V1.2V。当核心电源稳定输出2.5V后二极管反偏截止。关键必须选择在大电流下仍能保持稳定压降的肖特基二极管。5.4 电源去耦Bypassing高速数字电路的电源完整性至关重要。必须为每个电源引脚就近放置高频去耦电容通常为0.1µF陶瓷电容封装推荐0805或0603。对于BGA封装的处理器去耦电容应放置在芯片背面的PCB层并尽可能靠近过孔。此外在整个PCB的电源平面上应分布式地放置多个大容量如100µF的钽电容或低ESR的电解电容作为“蓄水池”为局部的高频电流需求提供补充。6. 中断、COP调试接口与物理布局6.1 简单中断处理PowerPC通常只有一个外部中断输入INT。如果需要多个中断源最简单的方法是用一个“或”门将所有电平敏感的中断源合并后接到INT图26。软件在中断服务程序中轮询所有可能的中断源来确定是谁产生了中断。更高级的方法可以利用处理器其他的特殊中断引脚如SMI系统管理中断和MCP机器检查脉冲为不同中断源分配不同的向量图27。但MCP是边沿敏感的且需要软件正确配置相关寄存器。对于更复杂的需求可以在FPGA内用剩余的逻辑实现一个可编程中断控制器PIC如8259兼容的IP核。6.2 COP片上处理器调试接口COP接口通过JTAG端口提供了强大的调试功能断点、观察点、寄存器/内存查看修改。添加一个标准的14针缺第14针防误插COP接头成本极低但价值巨大。关键连接TCK,TMS,TDI,TDO,TRST标准JTAG信号。HRESET,SRESET必须与板上的复位源通过逻辑如与门合并确保调试器或板卡都能发起复位。QACK连接到处理器的QACK。PRESENT可选信号用于指示调试器存在可用于在系统JTAG链中隔离处理器。隔离多个JTAG链如果板上还有其他JTAG器件如CPLD、其他处理器需要将它们与PowerPC的JTAG链隔离以防调试器无法识别处理器。可以通过跳线、0欧姆电阻或由PRESENT信号控制的逻辑门来实现图30。6.3 PCB物理布局考虑图31展示了“Excimer”参考板的布局。关键点包括处理器插座使用标准的255球BGA插座兼容MPC603x/604x系列。若使用MPC750需增加面积以容纳额外的L2缓存SRAM。时钟走线到CPU、内存控制器和SRAM的时钟线必须等长以最小化偏移。电源去耦在BGA芯片下方和周围密集放置去耦电容。信号完整性高速总线地址、数据应走线尽可能短并考虑终端匹配如果走线较长。对于66-100MHz的总线在良好叠层设计的PCB上短走线通常不需要端接。7. 软件编程注意事项与系统扩展7.1 软件层面的考量使用这个简单的内存控制器编写软件时必须注意其硬件限制缓存配置Flash和I/O空间不支持突发传输因此绝不能将它们设置为可缓存Cacheable。如果使能了指令或数据缓存处理器会对所有缓存行填充发起突发读请求。必须通过MMU的块地址转换BAT或页表项PTE将这些区域标记为“无缓存”Cache Inhibited和“无写通”Memory Coherence Required位根据情况设置。Flash编程控制器在发起Flash写操作并返回TA后并不会等待写完成。软件必须在两次Flash访问之间插入足够的延迟简单的循环或者轮询Flash器件提供的状态位如DQ7的数据轮询位或DQ6的跳变位。I/O访问对齐由于16位Flash和8/16位I/O设备使用了特定的字节写使能BWE0,2,4,6或BWE0,1软件在向这些设备写入大于8位的数据时必须确保地址对齐到相应的边界16位设备对齐到2字节边界32位设备对齐到4字节边界否则写入会失败或写入错误的数据通道。7.2 设计扩展与优化本文描述的最小系统是一个起点可以根据需求进行增强支持流式SRAM访问修改状态机使其能检测连续的SRAM页面命中从而在突发传输之间省略ADSC锁存周期实现真正的背靠背突发1-1-1-1...进一步提升带宽。并行化取消选择周期当前设计在SRAM写操作后需要一个专用的DESEL周期。可以优化状态机使其在最后一个数据节拍BEAT4就启动取消选择或者与其他非冲突访问重叠。支持突发Flash一些较新的Flash支持页读突发模式。可以修改控制器在Flash空间也支持突发传输但需要处理Flash固有的长延迟。更精细的时序控制当前每个存储空间有固定的等待周期。可以引入可编程的等待状态寄存器让软件在启动时根据实际安装的存储器速度进行配置。集成更多外设FPGA中剩余的逻辑资源可以用来实现定时器、GPIO、PWM控制器、简单的DMA引擎等进一步丰富系统功能。这个基于PowerPC和自定义内存控制器的最小系统设计展示了如何用相对简单的逻辑实现一个高性能的嵌入式核心。它剥离了复杂商用控制器的冗余功能提供了对硬件最直接的控制非常适合用于学习、原型验证或对成本和功耗有严格要求的专用嵌入式产品。通过理解总线协议、时序要求和各个子模块的协作开发者可以以此为基础构建出满足特定需求的、精简而强大的控制系统。
