1. 项目概述与核心挑战在90年代中后期的多媒体和嵌入式系统设计中音频处理能力是衡量一个系统性能的关键指标。当时像AD1848这样的立体声音频CODEC芯片因其集成了完整的模数/数模转换、数字混音和ISA总线接口成为了PC和多媒体设备中的主流选择。然而当设计者希望将这类成熟的外设集成到基于PowerPC 60x这类高性能RISC处理器的非标准架构如游戏机、机顶盒、专业音频设备时一个核心的接口难题就出现了如何让一个为Intel x86 ISA总线设计的芯片与PowerPC的本地总线高效、可靠地“对话”我手头这份来自飞思卡尔Freescale的应用笔记AN1271正是为了解决这个具体问题。它描述了一个名为“本地总线至CODEC接口”LCI的设计方案。这个方案的精妙之处在于它没有使用传统的DMA控制器因为目标系统可能根本没有。相反它利用一个MACH210可编程逻辑器件PLD通过精心设计的状态机将AD1848发出的DMA请求“翻译”成PowerPC能够理解的中断并将处理器对特定内存区域的访问“模拟”成CODEC期待的DMA读写周期。这本质上是一种“软件辅助的DMA模拟”在保证音频数据流连续性的同时最大限度地减少了对CPU的轮询开销和对总线带宽的占用。这个设计涉及处理器总线协议、外设时序、状态机逻辑以及字节序处理等多个层面的细节是一个典型的硬件逻辑设计案例。接下来我将结合自己的工程经验为你深入拆解这个接口设计的思路、实现细节以及在实际调试中可能遇到的坑。1.1 核心需求与设计目标解析为什么需要这样一个“非标准”接口直接使用PIO程序化I/O模式不行吗当然可以但性能会成为瓶颈。AD1848在16位立体声、44.1kHz采样率下每秒钟需要传输约176.4KB的数据。如果完全依靠CPU执行load/store指令来搬运每个样本CPU的负载将高得难以接受尤其是在同时处理图形、网络等其他任务的系统中。因此设计的主要目标很明确实现高效数据传输模拟DMA行为让数据搬运工作尽量“自动化”解放CPU。保持硬件简洁不引入额外的专用DMA控制器芯片用最少的逻辑器件一片PLD和两片缓冲器完成桥接。处理时序匹配PowerPC 60x总线频率可能高达66MHz而AD1848的接口时序相对慢得多。设计必须能在这两个速度域之间进行可靠的同步。解决中断合并AD1848有播放PDRQ、录制CDRQ和通用INT三个中断源而PowerPC通常只有一个外部中断输入。需要一个简单的中断控制器逻辑。兼容字节序AD1848是典型的小端Little-Endian设备而PowerPC默认是大端Big-Endian。接口需要透明地处理这个差异让上层软件无需关心物理字节顺序。这份应用笔记提供的方案正是围绕这五个目标展开的。它不仅仅是一份连接示意图更是一套完整的、包含状态机方程和时序分析的解决方案。2. 系统架构与接口信号深度剖析要理解整个设计我们必须先吃透连接的两端PowerPC 60x的本地总线和AD1848的接口。2.1 PowerPC 60x本地总线关键信号PowerPC 60x系列如601 603 604的本地总线是32位地址、64位数据的同步总线。对于这个音频接口我们主要关心以下信号地址总线A0-A31用于寻址。LCI设计只使用了其中的A0-A3等低位地址线进行片选和寄存器选择高位地址线如A27 A28用于定义大块的存储器映射区域。数据总线DH0-DH31高32位数据线。这里只使用了DH0-DH15来传输16位音频数据通过两片8位收发器74F646与AD1848的8位数据总线对接。传输控制信号TSTransfer Start传输开始指示一个总线周期的开始。TT0-TT4Transfer Type传输类型。在这个设计中TT1和TT3被用于区分是读周期还是写周期以及是存储器周期还是I/O周期尽管PowerPC统一编址但TT3可用于标识“非缓存”或“Guarded”访问这里巧妙用于地址解码。TBSTTransfer Burst突发传输指示。LCI设计明确不支持突发传输一旦检测到TBST有效会通过TEATransfer Error Acknowledge信号终止周期防止错误。TATransfer Acknowledge传输应答。由从设备这里是LCI拉低告知处理器当前周期数据已成功读写。TEATransfer Error Acknowledge传输错误应答。LCI用它来报告非法访问如在两个半字DMA访问之间插入其他操作或试图进行突发访问。AACKAddress Acknowledge地址应答。与TA配合完成总线握手。在这个设计中AACK和TA的生成逻辑紧密相关。HRESET硬件复位。SYSCLK系统时钟也是状态机的时钟源。2.2 AD1848 CODEC接口关键信号AD1848是一个并行接口的音频编解码器其接口仿照ISA总线设计数据总线D0-D78位双向数据总线。地址线A0-A1用于选择内部4个索引寄存器地址、数据、状态、PIO数据。控制信号CSChip Select片选低有效。RDRead Strobe读选通低有效。WRWrite Strobe写选通低有效。CDAKCodec DMA AcknowledgeCODEC DMA应答用于录制通道低有效。当CODEC准备好发送数据录制时会拉低CDRQ外部控制器拉低CDAK作为响应并读取数据。PDAKPlayback DMA Acknowledge播放DMA应答低有效。当CODEC准备好接收数据播放时会拉低PDRQ外部控制器拉低PDAK作为响应并写入数据。CDRQ/PDRQ对应的DMA请求线高有效。INT中断输出可用于标志FIFO半满等事件。PWRDWN电源关断控制低有效。关键理解CDRQ/PDRQ和CDAK/PDAK是完成DMA握手的核心信号对。CODEC通过拉高请求线“要数据”或“给数据”控制器通过应答信号来“喂数据”或“取数据”。LCI的状态机核心工作就是监听这些请求并将其转换为对PowerPC总线的访问。2.3 整体连接框图与数据流根据图1和图4的示意图整个接口的骨架如下PowerPC 60x Bus --- [MACH210 (IC2) 状态机控制逻辑] --- [74F646 x2 (IC3, IC4) 数据锁存/收发器] --- AD1848 CODEC (IC1) | | | | v v 中断控制器逻辑 音频模拟I/O麦克风、线路输入/输出MACH210 (IC2)这是大脑。它接收PowerPC的总线信号TS,TTx,A[0:3]等和AD1848的请求信号CDRQ,PDRQ,INT。其内部运行着两个核心状态机CODEC_sm和CODEC_time根据这些输入产生所有控制信号给AD1848的CS,RD,WR,CDAK,PDAK给74F646的DIR,G1,G2,CP1,CP2给PowerPC的TA,TEA,AACK以及合并后的中断信号IRQ2,IRQ3。74F646 x2 (IC3, IC4)这是双手。它们是8位三态收发器/寄存器。不仅负责在PowerPC的16位数据总线DH0-DH15和AD1848的8位数据总线D0-D7之间进行宽度转换其锁存功能更是实现“16位数据分两次8位传输”的关键。G1/G2控制输出使能CP1/CP2是锁存时钟DIR控制数据方向。数据流示例播放-16位立体声AD1848的播放FIFO需要数据拉高PDRQ。MACH210检测到PDRQ生成中断IRQ2给PowerPC。PowerPC中断服务程序ISR执行一次向特定DMA地址如0x4xxx xxx0的16位半字存储store操作。MACH210识别该访问拉低PDAK响应CODEC并进入DMA写状态机序列。状态机控制第一片74F646IC3锁存PowerPC数据的高8位DH8-DH15控制第二片IC4直接传递低8位DH0-DH7到CODEC数据线并产生WR脉冲完成第一次8位写入。紧接着状态机控制IC3将锁存的高8位数据输出到CODEC数据线IC4可能被禁用或保持产生第二个WR脉冲完成第二次8位写入。至此一个16位样本传输完毕PDAK被释放等待下一个请求。3. 核心状态机设计与时序逻辑实现这是整个设计的灵魂。应用笔记中给出了两个状态机CODEC_sm主状态机和CODEC_time定时器状态机。PLD方程列表Part 4就是它们的硬件描述语言HDL实现。3.1 CODEC_time 状态机总线时钟到CODEC时序的桥梁CODEC_time是一个简单的计数器其作用是将高速的PowerPC总线时钟SYSCLK分频产生满足AD1848读写时序要求的时间间隔。从状态图图3和方程看它是一个从T00到T12的循环计数器。它的工作模式是空闲状态T00当没有读写延迟需求时停留在T00。计数状态T01-T12一旦主状态机CODEC_sm进入需要产生延迟的状态如RD3,WR3等CODEC_time就从T00开始计数。关键判断点T05在T05状态它会检查主状态机是否处于需要较长延迟的状态如RD8,RD9,WR8,WR9。如果是就跳转到T12然后回到T00否则继续计数到T06-T11再经T12回到T00。这实现了可变的延迟周期数例如7个时钟或13个时钟以匹配AD1848参数tSTW选通脉冲宽度、tCSHD片选保持时间等。实操心得这个计数器的最大值T12和跳转条件决定了接口能支持的最高总线频率。笔记中提到使用7ns的MACH210和特定型号的收发器最高支持66MHz601或50MHz603。如果你需要更高的总线频率必须选用速度等级更高的PLD和收发器并重新计算CODEC_time的计数周期确保即使在高频下产生的CS、RD、WR等信号的脉冲宽度和建立/保持时间仍然满足AD1848数据手册的要求。这是一个典型的时序收敛问题。3.2 CODEC_sm 状态机事务控制的核心CODEC_sm是负责具体事务流程的复杂状态机。它的状态转移图图2清晰地展示了四种主要操作路径PIO读、PIO写、DMA读录制、DMA写播放。我们以**16位立体声DMA写播放**为例结合表2和方程深入走一遍流程初始状态RW0空闲。当检测到是DMA访问cdc_sel !a2 !a3且是写操作CPU_WR时进入W01状态。状态W01拉低PDAK应答CODEC的播放请求同时拉低两片74F646的G1和G2输出使能方程中g1.d和g2.d在WR1 DMA3条件下有效并利用CP1和CP2的上升沿锁存来自PowerPC的16位数据cp1.d和cp2.d在WR1有效。此时DIR被设置为从PowerPC到CODEC的方向。状态W02/WXT等待状态。为满足AD1848的tDKSUDMA应答建立时间参数。WXT是专门为高于66MHz总线频率增加的额外等待状态。状态W03拉低WR写选通开始向CODEC写入第一个字节很可能是低8位因为IC4直接连通。这个WR低电平脉冲会持续多个CODEC_time周期直到TM12条件满足以确保脉冲宽度tSTW。状态W04释放WR变高。等待一段时间tBWND字节间延迟。状态W05/W06切换数据通路。在W05禁用第一片收发器G1变高。在W06使能第二片收发器G2变低准备输出锁存的高8位数据。注意方程注释提到由于产品项Product Terms数量限制这个设计省略了对8位单声道模式的支持判断逻辑。对于16位立体声PDRQ在第一次写入后应仍保持有效所以状态机直接从W05进入W06。如果PDRQ已无效则应跳转到W08结束周期这对应8位单声道或16位单声道情况。状态W07再次拉低WR写入第二个字节高8位。状态W08再次释放WR。等待tDKHDbDMA应答保持时间参数。状态W09释放PDAK变高并禁用第二片收发器G2变高。等待tSUDK1建立时间和tBWND。状态W10回到空闲状态RW0。整个过程中状态机在关键节点如W08会生成e_ta早期TA信号最终输出TA给PowerPC告知其写操作完成。对于DMA读流程逻辑对称但方向相反且使用CDAK和RD信号。3.3 地址解码与字节序处理地址映射表表1是软件工程师与硬件交互的契约。硬件设计通过地址线A2和A3以及TT1来区分不同类型的访问A30, A20: CODEC DMA空间。对应物理地址$4xxx xxx0。16位立体声访问必须是**半字16位**操作。A31, A20: CODEC PIO空间寄存器访问。对应物理地址$5xxx xx00-$5xxx xx1F。必须是字节操作。A30, A21: CODEC断电Assert区域。任何访问$6xxx xxxx将使PWRDWN有效。A31, A21: CODEC上电Negate区域。任何访问$7xxx xxxx将释放PWRDWN。字节序的巧妙处理 PowerPC支持大端和小端模式。在小端模式下处理器对多字节数据的地址映射会发生变化。为了保持硬件地址解码不变LCI设计通过让软件使用不同的逻辑地址来适配。例如对于索引数据寄存器物理地址$5xxx xx08大端模式软件直接访问逻辑地址$5xxx xx08字节。小端模式软件需要访问逻辑地址$5xxx xx0F字节。因为在小端模式下处理器发出的物理地址会根据操作宽度偏移访问xx0F最终会映射到硬件的xx08物理地址上。这就要求驱动开发者必须根据处理器的字节序模式来定义正确的寄存器基址偏移量。这是一个硬件透明化处理字节序的经典方法将复杂性留给了软件的一次性配置。4. 关键电路与信号完整性考量虽然原理图图4看起来不复杂但有几个关键点在实际PCB布局和调试时需要特别注意4.1 数据缓冲器74F646的角色这两片芯片绝非简单的电平转换器。它们承担了三个重任数据宽度转换将16位总线拆分为两个8位通道。数据锁存在DMA写操作时CP1和CP2信号将16位数据同时锁存然后分时送出。这解决了PowerPC单次16位写与CODEC两次8位写之间的速度匹配问题。总线隔离防止PowerPC高速总线与相对慢速的CODEC总线相互干扰提供必要的驱动能力和信号完整性。选型建议应用笔记提到了IDT74FCT162646作为替代选择。这是双密度版本16位。在实际项目中如果板卡空间紧张使用一片74FCT162646代替两片74F646是更好的选择它能减少芯片数量、布线复杂度和功耗。务必注意其开关速度如5ns vs 7ns是否满足你的最高总线频率要求。4.2 中断合并逻辑AD1848的三个中断源INT,PDRQ,CDRQ通过MACH210被合并为两个低有效中断IRQ2和IRQ3输出。IRQ2对应PDRQ播放请求。IRQ3对应CDRQ录制请求。INT则直接映射为hst_irq可能用作通用音频中断。在PLD方程中这非常简单pd_irq pdrq; // active hi CODEC out to active low in cd_irq cdrq; // active hi CODEC out to active low in hst_irq int;这意味着PDRQ和CDRQ是高电平有效而输出给PowerPC的中断是低电平有效。在PowerPC的中断服务程序ISR中无法直接区分是哪个IRQ线触发需要查询AD1848的状态寄存器来确定具体中断源播放FIFO空、录制FIFO满等。这是一种简单有效的中断控制器实现。4.3 电源管理与复位序列PWRDWN信号的控制逻辑值得关注pwrdwn.d reset # PDN_START # pwrdwn !PUP_START;这个方程意味着上电复位HRESET期间PWRDWN被强制拉低有效使CODEC进入省电模式。处理器访问“断电区域”$6xxx xxxx也会拉低PWRDWN。PWRDWN只有在处理器访问“上电区域”$7xxx xxxx时才会被释放变高。一旦释放它将保持高电平直到下一次复位或断电访问。这提供了一个通过软件控制CODEC电源的机制对于功耗敏感的应用非常有用。务必注意在系统初始化时软件必须在访问任何CODEC寄存器之前先执行一次对“上电区域”的访问否则CODEC将一直处于休眠状态。5. 软件驱动设计要点与实操流程硬件设计好了还需要软件驱动才能让它唱歌。基于这个LCI设计的驱动开发有几个不同于标准ISA音频驱动的特点。5.1 驱动初始化流程解除复位状态系统上电后首先向“上电区域”例如0x70000000执行一次任意宽度的写操作例如写0将AD1848从PWRDWN状态唤醒。CODEC初始化通过PIO模式访问索引寄存器地址0x5xxxxx00和数据寄存器地址0x5xxxxx08配置AD1848的采样率、数据格式16位立体声、输入输出增益、中断使能等。这个过程需要严格按照AD1848数据手册的寄存器描述进行。中断配置配置PowerPC的中断控制器将IRQ2和IRQ3对应的中断向量指向你的音频中断服务程序ISR。在AD1848中使能所需的DMA请求播放和/或录制。缓冲区设置在系统内存中分配音频数据缓冲区通常是环形缓冲区。对于播放填充初始音频数据对于录制准备空缓冲区。启动传输对于播放一旦AD1848的播放FIFO有空闲它会自动拉高PDRQ触发IRQ2。你的ISR需要开始向DMA地址0x4xxxxxx0写入数据。5.2 中断服务程序ISR设计这是驱动性能的关键。一个高效的ISR应该快速判断中断源读取AD1848的状态寄存器通过PIO地址0x5xxxxx10确定是播放请求PDRQ、录制请求CDRQ还是其他事件INT。批量数据传输为了减少中断频率不要一次只传输一个样本16位。理想情况下应该使用AD1848的FIFO半满或全满中断。但在LCI的DMA模拟模式下每次请求可能只对应一个样本。因此ISR中应该从环形缓冲区读取/写入多个样本例如8个或16个进行多次连续的16位半字访问。重要这些访问必须是连续的中间不能插入其他内存操作否则LCI会通过TEA报告错误见表1注释。缓冲区管理更新环形缓冲区的读/写指针。检查缓冲区是否即将下溢播放或上溢录制并采取相应措施如用静音填充或丢弃数据。中断清除根据AD1848的规定可能需要通过读/写某个寄存器来清除中断标志。5.3 字节序与地址映射的软件处理在你的驱动头文件中需要根据目标PowerPC处理器的运行模式大端或小端来定义访问地址/* 假设基地址 BASE_ADDR 0x50000000 */ #ifdef BIG_ENDIAN #define CODEC_INDEX_REG (BASE_ADDR 0x00) // Byte access #define CODEC_DATA_REG (BASE_ADDR 0x08) // Byte access #define CODEC_DMA_WRITE (BASE_ADDR - 0x10000000 0x0) // 0x40000000, Half-word access #else // LITTLE_ENDIAN #define CODEC_INDEX_REG (BASE_ADDR 0x07) // Byte access #define CODEC_DATA_REG (BASE_ADDR 0x0F) // Byte access #define CODEC_DMA_WRITE (BASE_ADDR - 0x10000000 0x6) // 0x40000006, Half-word access #endif所有对DMA区域的访问必须使用半字16位操作。在C语言中应使用volatile关键字修饰指针并确保编译器生成正确的lhz加载半字和sth存储半字指令而不是字节操作。6. 调试技巧与常见问题排查在实际硬件调试中你可能会遇到以下问题。这里分享一些排查思路6.1 问题完全没有声音CODEC似乎没工作排查步骤检查电源和时钟首先用示波器测量AD1848的VCC、VDD以及晶振引脚XTAL1I/O、XTAL2I/O是否有正确的波形。没有主时钟CODEC寸步难行。检查PWRDWN信号测量PWRDWN引脚是否为高电平。如果一直是低电平检查PowerPC的复位信号HRESET是否已释放以及软件是否执行了对“上电区域”的访问。检查片选CS和读写RD/WR让软件循环读写PIO寄存器例如索引寄存器。用逻辑分析仪或示波器在A0、A1、CS、RD、WR和数据线D0-D7上应该能看到规律的脉冲。如果没有问题可能出在地址解码MACH210编程或PowerPC总线访问上。验证PIO通信尝试通过PIO模式读写AD1848的已知寄存器如复位寄存器或版本ID寄存器。如果能正确读写证明基本的控制通路是好的。6.2 问题有声音但严重失真、断断续续或噪声大排查步骤检查DMA模拟时序这是最常见的问题。用逻辑分析仪同步捕获PowerPC的TS/TA/AACK、MACH210输出的CDAK/PDAK/CS/RD/WR以及AD1848的CDRQ/PDRQ和数据线。对照表2仔细比对每个状态的持续时间时钟周期数是否与设计相符。RD/WR的脉冲宽度tSTW、CDAK/PDAK的建立保持时间tDKSUtSUDK1是否满足AD1848数据手册的要求如果总线频率高于设计值延迟可能不够。检查数据锁存在DMA写时观察CP1和CP2的上升沿是否发生在数据稳定期两个8位数据是否被正确分时送到D0-D7上检查中断延迟如果声音断断续续可能是ISR响应太慢导致缓冲区欠载播放或溢出录制。在ISR入口和出口打时间戳计算最坏情况下的中断响应时间和执行时间。确保ISR足够快或者增大音频缓冲区。检查字节序和访问宽度确认软件对DMA区域的访问是16位半字操作并且地址是正确的考虑字节序。错误的访问宽度或地址会导致数据错位产生刺耳噪音。检查音频数据本身确保应用程序填充到缓冲区的是正确的PCM样本数据例如16位有符号整数。6.3 问题系统在访问音频地址时挂起或报总线错误排查步骤检查TEA信号如果PowerPC因总线错误而异常很可能是LCI拉起了TEA信号。根据方程TEA在以下情况产生在PIO或DMA访问期间对应的PDAK或CDAK已经有效表示前一个DMA周期未完成就发起新访问。PowerPC试图发起突发传输TBST有效。PowerPC发起的是地址-only周期ADD_ONLY有效。 用逻辑分析仪捕获错误发生时的总线周期看触发了哪个条件。检查连续访问在DMA模拟模式下完成一个16位样本传输需要两个连续的8位周期。确保你的ISR中对DMA地址的多次访问是紧密循环、中间无其他内存操作的。编译器优化可能会破坏这种连续性考虑使用asm volatile或内存屏障指令。检查MACH210编程文件确认生成的JEDEC文件已正确烧录到PLD中。方程中的任何笔误都可能导致状态机行为异常。6.4 性能优化建议增大音频缓冲区这是缓解实时压力最有效的方法。缓冲区越大对ISR响应时间的容忍度越高。但代价是音频延迟Latency增加。使用更高性能的PLD如果总线频率接近设计极限66MHz考虑使用更快的MACH器件如5ns版本或更大规模的CPLD/FPGA以获得更多的产品项和更快的传播延迟。简化状态机以支持更高频率如果不需要8位单声道模式可以简化CODEC_sm状态机减少状态跳转可能有助于在更高频率下稳定运行。考虑使用真正的DMA控制器如果系统有其他DMA控制器如PowerPC 603e的PCI DMA或外接的DMA芯片可以直接用其连接AD1848的DMA请求线这将彻底解放CPU获得最佳性能。LCI方案更适合没有DMA控制器的简约系统。这个将PowerPC 60x本地总线与AD1848 CODEC对接的方案是一个在特定历史时期和技术约束下非常经典且实用的硬件逻辑设计。它完美地展示了如何用中等规模的PLD和清晰的有限状态机思维解决异构总线接口的难题。虽然今天看来这些组件已不是主流但其中蕴含的接口设计思想、时序分析方法和软硬件协同调试技巧对于任何从事嵌入式系统底层开发的工程师来说依然具有很高的学习价值。当你需要为一个现代处理器连接一个时序不匹配的老旧外设时你很可能需要运用类似的思路。
PowerPC 60x与AD1848音频CODEC的本地总线接口设计解析
发布时间：2026/6/8 15:51:45
1. 项目概述与核心挑战在90年代中后期的多媒体和嵌入式系统设计中音频处理能力是衡量一个系统性能的关键指标。当时像AD1848这样的立体声音频CODEC芯片因其集成了完整的模数/数模转换、数字混音和ISA总线接口成为了PC和多媒体设备中的主流选择。然而当设计者希望将这类成熟的外设集成到基于PowerPC 60x这类高性能RISC处理器的非标准架构如游戏机、机顶盒、专业音频设备时一个核心的接口难题就出现了如何让一个为Intel x86 ISA总线设计的芯片与PowerPC的本地总线高效、可靠地“对话”我手头这份来自飞思卡尔Freescale的应用笔记AN1271正是为了解决这个具体问题。它描述了一个名为“本地总线至CODEC接口”LCI的设计方案。这个方案的精妙之处在于它没有使用传统的DMA控制器因为目标系统可能根本没有。相反它利用一个MACH210可编程逻辑器件PLD通过精心设计的状态机将AD1848发出的DMA请求“翻译”成PowerPC能够理解的中断并将处理器对特定内存区域的访问“模拟”成CODEC期待的DMA读写周期。这本质上是一种“软件辅助的DMA模拟”在保证音频数据流连续性的同时最大限度地减少了对CPU的轮询开销和对总线带宽的占用。这个设计涉及处理器总线协议、外设时序、状态机逻辑以及字节序处理等多个层面的细节是一个典型的硬件逻辑设计案例。接下来我将结合自己的工程经验为你深入拆解这个接口设计的思路、实现细节以及在实际调试中可能遇到的坑。1.1 核心需求与设计目标解析为什么需要这样一个“非标准”接口直接使用PIO程序化I/O模式不行吗当然可以但性能会成为瓶颈。AD1848在16位立体声、44.1kHz采样率下每秒钟需要传输约176.4KB的数据。如果完全依靠CPU执行load/store指令来搬运每个样本CPU的负载将高得难以接受尤其是在同时处理图形、网络等其他任务的系统中。因此设计的主要目标很明确实现高效数据传输模拟DMA行为让数据搬运工作尽量“自动化”解放CPU。保持硬件简洁不引入额外的专用DMA控制器芯片用最少的逻辑器件一片PLD和两片缓冲器完成桥接。处理时序匹配PowerPC 60x总线频率可能高达66MHz而AD1848的接口时序相对慢得多。设计必须能在这两个速度域之间进行可靠的同步。解决中断合并AD1848有播放PDRQ、录制CDRQ和通用INT三个中断源而PowerPC通常只有一个外部中断输入。需要一个简单的中断控制器逻辑。兼容字节序AD1848是典型的小端Little-Endian设备而PowerPC默认是大端Big-Endian。接口需要透明地处理这个差异让上层软件无需关心物理字节顺序。这份应用笔记提供的方案正是围绕这五个目标展开的。它不仅仅是一份连接示意图更是一套完整的、包含状态机方程和时序分析的解决方案。2. 系统架构与接口信号深度剖析要理解整个设计我们必须先吃透连接的两端PowerPC 60x的本地总线和AD1848的接口。2.1 PowerPC 60x本地总线关键信号PowerPC 60x系列如601 603 604的本地总线是32位地址、64位数据的同步总线。对于这个音频接口我们主要关心以下信号地址总线A0-A31用于寻址。LCI设计只使用了其中的A0-A3等低位地址线进行片选和寄存器选择高位地址线如A27 A28用于定义大块的存储器映射区域。数据总线DH0-DH31高32位数据线。这里只使用了DH0-DH15来传输16位音频数据通过两片8位收发器74F646与AD1848的8位数据总线对接。传输控制信号TSTransfer Start传输开始指示一个总线周期的开始。TT0-TT4Transfer Type传输类型。在这个设计中TT1和TT3被用于区分是读周期还是写周期以及是存储器周期还是I/O周期尽管PowerPC统一编址但TT3可用于标识“非缓存”或“Guarded”访问这里巧妙用于地址解码。TBSTTransfer Burst突发传输指示。LCI设计明确不支持突发传输一旦检测到TBST有效会通过TEATransfer Error Acknowledge信号终止周期防止错误。TATransfer Acknowledge传输应答。由从设备这里是LCI拉低告知处理器当前周期数据已成功读写。TEATransfer Error Acknowledge传输错误应答。LCI用它来报告非法访问如在两个半字DMA访问之间插入其他操作或试图进行突发访问。AACKAddress Acknowledge地址应答。与TA配合完成总线握手。在这个设计中AACK和TA的生成逻辑紧密相关。HRESET硬件复位。SYSCLK系统时钟也是状态机的时钟源。2.2 AD1848 CODEC接口关键信号AD1848是一个并行接口的音频编解码器其接口仿照ISA总线设计数据总线D0-D78位双向数据总线。地址线A0-A1用于选择内部4个索引寄存器地址、数据、状态、PIO数据。控制信号CSChip Select片选低有效。RDRead Strobe读选通低有效。WRWrite Strobe写选通低有效。CDAKCodec DMA AcknowledgeCODEC DMA应答用于录制通道低有效。当CODEC准备好发送数据录制时会拉低CDRQ外部控制器拉低CDAK作为响应并读取数据。PDAKPlayback DMA Acknowledge播放DMA应答低有效。当CODEC准备好接收数据播放时会拉低PDRQ外部控制器拉低PDAK作为响应并写入数据。CDRQ/PDRQ对应的DMA请求线高有效。INT中断输出可用于标志FIFO半满等事件。PWRDWN电源关断控制低有效。关键理解CDRQ/PDRQ和CDAK/PDAK是完成DMA握手的核心信号对。CODEC通过拉高请求线“要数据”或“给数据”控制器通过应答信号来“喂数据”或“取数据”。LCI的状态机核心工作就是监听这些请求并将其转换为对PowerPC总线的访问。2.3 整体连接框图与数据流根据图1和图4的示意图整个接口的骨架如下PowerPC 60x Bus --- [MACH210 (IC2) 状态机控制逻辑] --- [74F646 x2 (IC3, IC4) 数据锁存/收发器] --- AD1848 CODEC (IC1) | | | | v v 中断控制器逻辑 音频模拟I/O麦克风、线路输入/输出MACH210 (IC2)这是大脑。它接收PowerPC的总线信号TS,TTx,A[0:3]等和AD1848的请求信号CDRQ,PDRQ,INT。其内部运行着两个核心状态机CODEC_sm和CODEC_time根据这些输入产生所有控制信号给AD1848的CS,RD,WR,CDAK,PDAK给74F646的DIR,G1,G2,CP1,CP2给PowerPC的TA,TEA,AACK以及合并后的中断信号IRQ2,IRQ3。74F646 x2 (IC3, IC4)这是双手。它们是8位三态收发器/寄存器。不仅负责在PowerPC的16位数据总线DH0-DH15和AD1848的8位数据总线D0-D7之间进行宽度转换其锁存功能更是实现“16位数据分两次8位传输”的关键。G1/G2控制输出使能CP1/CP2是锁存时钟DIR控制数据方向。数据流示例播放-16位立体声AD1848的播放FIFO需要数据拉高PDRQ。MACH210检测到PDRQ生成中断IRQ2给PowerPC。PowerPC中断服务程序ISR执行一次向特定DMA地址如0x4xxx xxx0的16位半字存储store操作。MACH210识别该访问拉低PDAK响应CODEC并进入DMA写状态机序列。状态机控制第一片74F646IC3锁存PowerPC数据的高8位DH8-DH15控制第二片IC4直接传递低8位DH0-DH7到CODEC数据线并产生WR脉冲完成第一次8位写入。紧接着状态机控制IC3将锁存的高8位数据输出到CODEC数据线IC4可能被禁用或保持产生第二个WR脉冲完成第二次8位写入。至此一个16位样本传输完毕PDAK被释放等待下一个请求。3. 核心状态机设计与时序逻辑实现这是整个设计的灵魂。应用笔记中给出了两个状态机CODEC_sm主状态机和CODEC_time定时器状态机。PLD方程列表Part 4就是它们的硬件描述语言HDL实现。3.1 CODEC_time 状态机总线时钟到CODEC时序的桥梁CODEC_time是一个简单的计数器其作用是将高速的PowerPC总线时钟SYSCLK分频产生满足AD1848读写时序要求的时间间隔。从状态图图3和方程看它是一个从T00到T12的循环计数器。它的工作模式是空闲状态T00当没有读写延迟需求时停留在T00。计数状态T01-T12一旦主状态机CODEC_sm进入需要产生延迟的状态如RD3,WR3等CODEC_time就从T00开始计数。关键判断点T05在T05状态它会检查主状态机是否处于需要较长延迟的状态如RD8,RD9,WR8,WR9。如果是就跳转到T12然后回到T00否则继续计数到T06-T11再经T12回到T00。这实现了可变的延迟周期数例如7个时钟或13个时钟以匹配AD1848参数tSTW选通脉冲宽度、tCSHD片选保持时间等。实操心得这个计数器的最大值T12和跳转条件决定了接口能支持的最高总线频率。笔记中提到使用7ns的MACH210和特定型号的收发器最高支持66MHz601或50MHz603。如果你需要更高的总线频率必须选用速度等级更高的PLD和收发器并重新计算CODEC_time的计数周期确保即使在高频下产生的CS、RD、WR等信号的脉冲宽度和建立/保持时间仍然满足AD1848数据手册的要求。这是一个典型的时序收敛问题。3.2 CODEC_sm 状态机事务控制的核心CODEC_sm是负责具体事务流程的复杂状态机。它的状态转移图图2清晰地展示了四种主要操作路径PIO读、PIO写、DMA读录制、DMA写播放。我们以**16位立体声DMA写播放**为例结合表2和方程深入走一遍流程初始状态RW0空闲。当检测到是DMA访问cdc_sel !a2 !a3且是写操作CPU_WR时进入W01状态。状态W01拉低PDAK应答CODEC的播放请求同时拉低两片74F646的G1和G2输出使能方程中g1.d和g2.d在WR1 DMA3条件下有效并利用CP1和CP2的上升沿锁存来自PowerPC的16位数据cp1.d和cp2.d在WR1有效。此时DIR被设置为从PowerPC到CODEC的方向。状态W02/WXT等待状态。为满足AD1848的tDKSUDMA应答建立时间参数。WXT是专门为高于66MHz总线频率增加的额外等待状态。状态W03拉低WR写选通开始向CODEC写入第一个字节很可能是低8位因为IC4直接连通。这个WR低电平脉冲会持续多个CODEC_time周期直到TM12条件满足以确保脉冲宽度tSTW。状态W04释放WR变高。等待一段时间tBWND字节间延迟。状态W05/W06切换数据通路。在W05禁用第一片收发器G1变高。在W06使能第二片收发器G2变低准备输出锁存的高8位数据。注意方程注释提到由于产品项Product Terms数量限制这个设计省略了对8位单声道模式的支持判断逻辑。对于16位立体声PDRQ在第一次写入后应仍保持有效所以状态机直接从W05进入W06。如果PDRQ已无效则应跳转到W08结束周期这对应8位单声道或16位单声道情况。状态W07再次拉低WR写入第二个字节高8位。状态W08再次释放WR。等待tDKHDbDMA应答保持时间参数。状态W09释放PDAK变高并禁用第二片收发器G2变高。等待tSUDK1建立时间和tBWND。状态W10回到空闲状态RW0。整个过程中状态机在关键节点如W08会生成e_ta早期TA信号最终输出TA给PowerPC告知其写操作完成。对于DMA读流程逻辑对称但方向相反且使用CDAK和RD信号。3.3 地址解码与字节序处理地址映射表表1是软件工程师与硬件交互的契约。硬件设计通过地址线A2和A3以及TT1来区分不同类型的访问A30, A20: CODEC DMA空间。对应物理地址$4xxx xxx0。16位立体声访问必须是**半字16位**操作。A31, A20: CODEC PIO空间寄存器访问。对应物理地址$5xxx xx00-$5xxx xx1F。必须是字节操作。A30, A21: CODEC断电Assert区域。任何访问$6xxx xxxx将使PWRDWN有效。A31, A21: CODEC上电Negate区域。任何访问$7xxx xxxx将释放PWRDWN。字节序的巧妙处理 PowerPC支持大端和小端模式。在小端模式下处理器对多字节数据的地址映射会发生变化。为了保持硬件地址解码不变LCI设计通过让软件使用不同的逻辑地址来适配。例如对于索引数据寄存器物理地址$5xxx xx08大端模式软件直接访问逻辑地址$5xxx xx08字节。小端模式软件需要访问逻辑地址$5xxx xx0F字节。因为在小端模式下处理器发出的物理地址会根据操作宽度偏移访问xx0F最终会映射到硬件的xx08物理地址上。这就要求驱动开发者必须根据处理器的字节序模式来定义正确的寄存器基址偏移量。这是一个硬件透明化处理字节序的经典方法将复杂性留给了软件的一次性配置。4. 关键电路与信号完整性考量虽然原理图图4看起来不复杂但有几个关键点在实际PCB布局和调试时需要特别注意4.1 数据缓冲器74F646的角色这两片芯片绝非简单的电平转换器。它们承担了三个重任数据宽度转换将16位总线拆分为两个8位通道。数据锁存在DMA写操作时CP1和CP2信号将16位数据同时锁存然后分时送出。这解决了PowerPC单次16位写与CODEC两次8位写之间的速度匹配问题。总线隔离防止PowerPC高速总线与相对慢速的CODEC总线相互干扰提供必要的驱动能力和信号完整性。选型建议应用笔记提到了IDT74FCT162646作为替代选择。这是双密度版本16位。在实际项目中如果板卡空间紧张使用一片74FCT162646代替两片74F646是更好的选择它能减少芯片数量、布线复杂度和功耗。务必注意其开关速度如5ns vs 7ns是否满足你的最高总线频率要求。4.2 中断合并逻辑AD1848的三个中断源INT,PDRQ,CDRQ通过MACH210被合并为两个低有效中断IRQ2和IRQ3输出。IRQ2对应PDRQ播放请求。IRQ3对应CDRQ录制请求。INT则直接映射为hst_irq可能用作通用音频中断。在PLD方程中这非常简单pd_irq pdrq; // active hi CODEC out to active low in cd_irq cdrq; // active hi CODEC out to active low in hst_irq int;这意味着PDRQ和CDRQ是高电平有效而输出给PowerPC的中断是低电平有效。在PowerPC的中断服务程序ISR中无法直接区分是哪个IRQ线触发需要查询AD1848的状态寄存器来确定具体中断源播放FIFO空、录制FIFO满等。这是一种简单有效的中断控制器实现。4.3 电源管理与复位序列PWRDWN信号的控制逻辑值得关注pwrdwn.d reset # PDN_START # pwrdwn !PUP_START;这个方程意味着上电复位HRESET期间PWRDWN被强制拉低有效使CODEC进入省电模式。处理器访问“断电区域”$6xxx xxxx也会拉低PWRDWN。PWRDWN只有在处理器访问“上电区域”$7xxx xxxx时才会被释放变高。一旦释放它将保持高电平直到下一次复位或断电访问。这提供了一个通过软件控制CODEC电源的机制对于功耗敏感的应用非常有用。务必注意在系统初始化时软件必须在访问任何CODEC寄存器之前先执行一次对“上电区域”的访问否则CODEC将一直处于休眠状态。5. 软件驱动设计要点与实操流程硬件设计好了还需要软件驱动才能让它唱歌。基于这个LCI设计的驱动开发有几个不同于标准ISA音频驱动的特点。5.1 驱动初始化流程解除复位状态系统上电后首先向“上电区域”例如0x70000000执行一次任意宽度的写操作例如写0将AD1848从PWRDWN状态唤醒。CODEC初始化通过PIO模式访问索引寄存器地址0x5xxxxx00和数据寄存器地址0x5xxxxx08配置AD1848的采样率、数据格式16位立体声、输入输出增益、中断使能等。这个过程需要严格按照AD1848数据手册的寄存器描述进行。中断配置配置PowerPC的中断控制器将IRQ2和IRQ3对应的中断向量指向你的音频中断服务程序ISR。在AD1848中使能所需的DMA请求播放和/或录制。缓冲区设置在系统内存中分配音频数据缓冲区通常是环形缓冲区。对于播放填充初始音频数据对于录制准备空缓冲区。启动传输对于播放一旦AD1848的播放FIFO有空闲它会自动拉高PDRQ触发IRQ2。你的ISR需要开始向DMA地址0x4xxxxxx0写入数据。5.2 中断服务程序ISR设计这是驱动性能的关键。一个高效的ISR应该快速判断中断源读取AD1848的状态寄存器通过PIO地址0x5xxxxx10确定是播放请求PDRQ、录制请求CDRQ还是其他事件INT。批量数据传输为了减少中断频率不要一次只传输一个样本16位。理想情况下应该使用AD1848的FIFO半满或全满中断。但在LCI的DMA模拟模式下每次请求可能只对应一个样本。因此ISR中应该从环形缓冲区读取/写入多个样本例如8个或16个进行多次连续的16位半字访问。重要这些访问必须是连续的中间不能插入其他内存操作否则LCI会通过TEA报告错误见表1注释。缓冲区管理更新环形缓冲区的读/写指针。检查缓冲区是否即将下溢播放或上溢录制并采取相应措施如用静音填充或丢弃数据。中断清除根据AD1848的规定可能需要通过读/写某个寄存器来清除中断标志。5.3 字节序与地址映射的软件处理在你的驱动头文件中需要根据目标PowerPC处理器的运行模式大端或小端来定义访问地址/* 假设基地址 BASE_ADDR 0x50000000 */ #ifdef BIG_ENDIAN #define CODEC_INDEX_REG (BASE_ADDR 0x00) // Byte access #define CODEC_DATA_REG (BASE_ADDR 0x08) // Byte access #define CODEC_DMA_WRITE (BASE_ADDR - 0x10000000 0x0) // 0x40000000, Half-word access #else // LITTLE_ENDIAN #define CODEC_INDEX_REG (BASE_ADDR 0x07) // Byte access #define CODEC_DATA_REG (BASE_ADDR 0x0F) // Byte access #define CODEC_DMA_WRITE (BASE_ADDR - 0x10000000 0x6) // 0x40000006, Half-word access #endif所有对DMA区域的访问必须使用半字16位操作。在C语言中应使用volatile关键字修饰指针并确保编译器生成正确的lhz加载半字和sth存储半字指令而不是字节操作。6. 调试技巧与常见问题排查在实际硬件调试中你可能会遇到以下问题。这里分享一些排查思路6.1 问题完全没有声音CODEC似乎没工作排查步骤检查电源和时钟首先用示波器测量AD1848的VCC、VDD以及晶振引脚XTAL1I/O、XTAL2I/O是否有正确的波形。没有主时钟CODEC寸步难行。检查PWRDWN信号测量PWRDWN引脚是否为高电平。如果一直是低电平检查PowerPC的复位信号HRESET是否已释放以及软件是否执行了对“上电区域”的访问。检查片选CS和读写RD/WR让软件循环读写PIO寄存器例如索引寄存器。用逻辑分析仪或示波器在A0、A1、CS、RD、WR和数据线D0-D7上应该能看到规律的脉冲。如果没有问题可能出在地址解码MACH210编程或PowerPC总线访问上。验证PIO通信尝试通过PIO模式读写AD1848的已知寄存器如复位寄存器或版本ID寄存器。如果能正确读写证明基本的控制通路是好的。6.2 问题有声音但严重失真、断断续续或噪声大排查步骤检查DMA模拟时序这是最常见的问题。用逻辑分析仪同步捕获PowerPC的TS/TA/AACK、MACH210输出的CDAK/PDAK/CS/RD/WR以及AD1848的CDRQ/PDRQ和数据线。对照表2仔细比对每个状态的持续时间时钟周期数是否与设计相符。RD/WR的脉冲宽度tSTW、CDAK/PDAK的建立保持时间tDKSUtSUDK1是否满足AD1848数据手册的要求如果总线频率高于设计值延迟可能不够。检查数据锁存在DMA写时观察CP1和CP2的上升沿是否发生在数据稳定期两个8位数据是否被正确分时送到D0-D7上检查中断延迟如果声音断断续续可能是ISR响应太慢导致缓冲区欠载播放或溢出录制。在ISR入口和出口打时间戳计算最坏情况下的中断响应时间和执行时间。确保ISR足够快或者增大音频缓冲区。检查字节序和访问宽度确认软件对DMA区域的访问是16位半字操作并且地址是正确的考虑字节序。错误的访问宽度或地址会导致数据错位产生刺耳噪音。检查音频数据本身确保应用程序填充到缓冲区的是正确的PCM样本数据例如16位有符号整数。6.3 问题系统在访问音频地址时挂起或报总线错误排查步骤检查TEA信号如果PowerPC因总线错误而异常很可能是LCI拉起了TEA信号。根据方程TEA在以下情况产生在PIO或DMA访问期间对应的PDAK或CDAK已经有效表示前一个DMA周期未完成就发起新访问。PowerPC试图发起突发传输TBST有效。PowerPC发起的是地址-only周期ADD_ONLY有效。 用逻辑分析仪捕获错误发生时的总线周期看触发了哪个条件。检查连续访问在DMA模拟模式下完成一个16位样本传输需要两个连续的8位周期。确保你的ISR中对DMA地址的多次访问是紧密循环、中间无其他内存操作的。编译器优化可能会破坏这种连续性考虑使用asm volatile或内存屏障指令。检查MACH210编程文件确认生成的JEDEC文件已正确烧录到PLD中。方程中的任何笔误都可能导致状态机行为异常。6.4 性能优化建议增大音频缓冲区这是缓解实时压力最有效的方法。缓冲区越大对ISR响应时间的容忍度越高。但代价是音频延迟Latency增加。使用更高性能的PLD如果总线频率接近设计极限66MHz考虑使用更快的MACH器件如5ns版本或更大规模的CPLD/FPGA以获得更多的产品项和更快的传播延迟。简化状态机以支持更高频率如果不需要8位单声道模式可以简化CODEC_sm状态机减少状态跳转可能有助于在更高频率下稳定运行。考虑使用真正的DMA控制器如果系统有其他DMA控制器如PowerPC 603e的PCI DMA或外接的DMA芯片可以直接用其连接AD1848的DMA请求线这将彻底解放CPU获得最佳性能。LCI方案更适合没有DMA控制器的简约系统。这个将PowerPC 60x本地总线与AD1848 CODEC对接的方案是一个在特定历史时期和技术约束下非常经典且实用的硬件逻辑设计。它完美地展示了如何用中等规模的PLD和清晰的有限状态机思维解决异构总线接口的难题。虽然今天看来这些组件已不是主流但其中蕴含的接口设计思想、时序分析方法和软硬件协同调试技巧对于任何从事嵌入式系统底层开发的工程师来说依然具有很高的学习价值。当你需要为一个现代处理器连接一个时序不匹配的老旧外设时你很可能需要运用类似的思路。
