1. ESD保护电路设计从原理到实战的深度拆解在芯片设计领域尤其是模拟和混合信号芯片静电放电ESD一直是个让人头疼的“隐形杀手”。你可能花了大半年时间精心设计了一款高性能的运放或高速接口芯片流片回来测试功能一切正常结果在组装或测试环节一个不经意的触碰就让芯片“罢工”了。这种失效往往不是设计逻辑错误而是脆弱的内部晶体管被瞬间的高压静电击穿。据统计在深亚微米及以下工艺中超过三分之一的芯片失效可归咎于ESD问题。因此一套可靠、高效且对信号影响小的ESD保护电路不再是锦上添花而是芯片能否成功量产并稳定工作的生命线。今天我就结合自己多年的模拟芯片设计经验深入聊聊ESD保护电路的设计原理、传统方案的局限并详细拆解一种更适合高速模拟电路的新型保护结构希望能帮你避开那些我踩过的坑。2. ESD威胁的本质与保护电路的核心使命要设计好保护电路首先得明白敌人是谁。ESD的本质是静电荷在两个具有不同电势的物体之间突然转移这个过程持续时间极短纳秒级但可以产生高达数千伏的电压和数安培的峰值电流。对于栅氧化层厚度仅有几十甚至几埃Å的现代CMOS晶体管来说这无疑是毁灭性的。2.1 ESD失效的几种主要模式芯片内部的ESD损伤主要有以下几种形式热损伤Thermal Damage大电流流过寄生双极晶体管如NMOS的寄生NPN管或二极管导致局部温度急剧升高引起硅熔化、金属互连线烧断或接触孔失效。这通常发生在电源VDD和地VSS之间或者输入/输出I/O引脚对电源/地的放电路径上。介质击穿Dielectric Breakdown高电压直接加在MOS管的栅氧层上导致绝缘层被永久性击穿形成导电通路。这是最致命的一种一旦发生器件功能立即丧失且不可恢复。输入引脚直接连接栅极因此风险最高。门锁效应Latch-upESD事件可能触发芯片内部寄生的PNPN结构SCR形成低阻通路产生大电流即使ESD事件结束这个通路也可能持续存在导致芯片发热甚至烧毁。ESD保护电路的核心使命就是在静电来袭的瞬间纳秒时间内为这股巨大的破坏性能量提供一条可控的、低阻抗的泄放路径将引脚上的电压钳位在一个安全范围内从而保护内部脆弱的核心电路。2.2 保护电路的布局与基本分类保护电路通常放置在芯片的压焊盘PAD周围。根据保护对象的不同可以分为输入保护Input Protection必须添加。因为输入PAD通常直接连接到MOS管的栅极栅氧层极其脆弱。输出保护Output Protection有时可以省略。输出PAD连接的是尺寸较大的输出驱动管Driver的漏极这些大管子本身具有一定的泄放电流能力。但为了可靠性尤其是对于需要高ESD等级的产品通常还是会加上专门的保护电路。电源钳位保护Power Clamp在电源VDD和地VSS之间必须添加。这是整个芯片ESD防护网络的“主干道”用于泄放发生在不同电源域之间或者通过内部电路间接耦合的ESD电流。3. 传统ESD保护电路的局限性分析在深入新方案前我们必须先理解传统方案的痛点这样才能明白新设计究竟解决了什么问题。3.1 数字电路常用的两级保护结构在数字电路中为了兼顾保护效果和面积常采用两级保护Two-Stage Protection。第一级Primary Stage位于PAD最近处通常是一个尺寸较小的器件如二极管或小尺寸ggNMOS用于承受ESD冲击的第一波能量并通过快速响应将电压初步钳位。限流电阻Current-Limiting Resistor串联在第一级和第二级之间用于限制流入第二级和内部核心电路的电流。第二级Secondary Stage通常是一个尺寸更大的钳位器件如大尺寸ggNMOS用于泄放主要的ESD电流。这个结构的局限性在哪里RC延迟问题那个串联的限流电阻R和第二级保护器件的寄生电容C会形成一个低通滤波器。这个RC时间常数会严重衰减高速信号的边沿导致信号失真。对于MHz级别的数字信号或许还能忍受但对于GHz级别的射频RF或数百MHz的高速模拟信号如USB、HDMI这种衰减是不可接受的。寄生电容的非线性保护器件如二极管、MOS管的结电容Junction Capacitance是随其两端电压变化的非线性电容。在高速模拟电路中输入电容的恒定性是保证线性度、带宽和稳定性的关键。一个随信号电压变化的输入电容会引入谐波失真改变滤波器的截止频率甚至导致放大器振荡。3.2 模拟电路常用的单级ggNMOS保护为了减少寄生电容和延迟高速模拟电路常常简化结构直接采用一个栅极接地NMOSggNMOS作为输入保护如图1所示。工作原理正常工作时NMOS的栅源电压Vgs0管子关闭。当正的ESD电压加在PAD上相对于地漏极电压升高当漏-衬底结雪崩击穿产生大量电子空穴对空穴流向衬底抬高了衬底电位相当于给源-衬底结加了正偏压从而打开了寄生的NPN双极晶体管BJT形成低阻通路泄放电流。它的致命缺点大尺寸带来的大电容为了承受2kV或更高的ESD电压这个ggNMOS的宽度W必须做得非常大几百微米甚至毫米量级。大尺寸意味着大的漏区面积从而产生一个巨大的、非线性的寄生结电容Cj直接并联在输入引脚上。无法保护负压ggNMOS对负的ESD电压PAD相对于地为负保护能力很弱主要依靠正向偏置的源/漏-衬底二极管来导通但这个路径的阻抗较高钳位效果差。差分输入保护难题对于全差分运放ESD电压可能直接加在两个输入端之间。此时ggNMOS无法在两个输入端之间形成有效的泄放路径高压可能直接击穿差分对管的栅氧。注意这里有一个常见的误解认为ggNMOS在负ESD时靠体二极管导通就够了。实际上这个二极管的正向压降约0.7V可能仍然高于内部薄栅氧的击穿电压特别是在先进工艺下导致保护失效。因此负压保护必须被单独、认真地设计。4. 一种改进型对称ESD保护电路详解针对上述问题一种更优的解决方案被提出其核心思想是将承担主要泄放任务的大尺寸器件与输入PAD“隔离开”并通过一个对称的、能同时处理正负压的检测与触发电路来控制它们。下面我们来详细拆解这个电路对应原文图3。4.1 电路拓扑与核心模块整个电路可以看作由三个关键部分组成输入端的轻负载钳位M8, M9这是一个背靠背连接的PMOSM8和NMOSM9它们的栅极分别接VDD和VSS。正常工作时它们都处于关闭状态。它们的尺寸可以做得相对较小例如W/L50μm/0.25μm主要作用是在正ESD时M9的漏-衬底寄生二极管Dn3可能微弱导通但更重要的是为触发电路提供初始通路。在负ESD时M8的漏-衬底寄生二极管Dp3可能微弱导通。最关键的是它们为输入PAD到电源/地之间提供了两个相对较小且互补的非线性电容。后面会讲到这种互补性有助于稳定总输入电容。核心泄放路径M0, M1这是两个尺寸巨大的NMOSM0和PMOSM1例如W/L500μm/0.25μm。它们是泄放ESD电流的主力军。但是请注意它们的漏极并不直接连接输入PAD而是连接在内部电源网络上。这就巧妙地将大尺寸器件产生的大结电容可能高达几个pF从敏感的输入节点上移除了。对称的RC检测与触发电路左、右两半这是整个电路的“大脑”。它对称地分布在VDD和VSS之间用于检测电源轨上的异常电压瞬变即ESD事件并驱动M0和M1导通。左侧检测正ESD对地-PS模式由电阻R0用MOS管M6实现和电容C0用MOS管M3源漏衬底短接形成MOS电容实现组成RC网络连接在VDD和地之间。后面跟随一个反相器M4, M5驱动大NMOS M0的栅极。右侧检测负ESD对电源-ND模式对称结构由R1M7、C1M2组成RC网络连接在VDD和地之间通过反相器控制大PMOS M1。4.2 四种ESD放电模式的工作原理剖析ESD测试标准如人体模型HBM要求测试四种放电模式PS, NS, PD, ND。该电路需要在这四种模式下都有效。PS模式PAD对VSS加正压ESD正压从PAD涌入。电流首先试图通过M9的寄生二极管流向VSS但阻抗较高导致PAD电压上升。同时电流也会通过M8的寄生二极管此时正向偏置流向VDD导致整个VDD电源网络的电压被瞬间抬高。关键点来了VDD电压的瞬间抬高被左侧的RC检测电路R0和C0感知。由于电容C0两端的电压不能突变在ESD脉冲开始的瞬间R0和C0的连接点即反相器输入电压为低。这个低电平经过反相器输出高电平直接打开大NMOS管M0。M0打开后在VDD和VSS之间形成了一条极低阻抗的泄放通道。此时从PAD-M8二极管-VDD-M0-VSS这条路径的阻抗远低于PAD-M9二极管-VSS的路径。因此绝大部分ESD电流被这条新路径高效泄放从而将PAD和VDD的电压钳位在安全水平。NS模式PAD对VSS加负压这是最简单的一种。PAD电压为负VSS相对为正。此时M9的源-漏-衬底形成的寄生二极管体二极管处于强烈的正向偏置状态直接形成一条低阻抗通路将负压钳位在大约-0.7V二极管正向压降电流从VSS通过此二极管流到PAD。这个模式下M9本身就是优秀的保护器件。PD模式PAD对VDD加正压与NS模式对称。PAD电压高于VDDM8的寄生二极管正向偏置电流从PAD通过M8二极管流向VDD将电压钳位在VDD0.7V左右。ND模式PAD对VDD加负压这是与PS模式对称的另一种危险模式。ESD负压加在PAD相对VDD。电流路径为VDD - M8的寄生二极管不此时它反偏 等等需要仔细分析。实际上负压使得PAD电位低于VDD。电流会从VDD通过M9的寄生二极管正向偏置流向PAD吗不M9的阴极N型扩散区接PAD阳极P型衬底接VSS。要让它的二极管导通需要PAD电压高于VSS这与ND模式PAD对VDD负的条件不符。正确的路径ND模式下PAD电压为负首先会通过M9的二极管此时是PAD对VSS为负即NS模式的一部分将VSS电位拉低。更主要的由于PAD相对VDD为负它会通过M8的源-漏-衬底寄生二极管注意极性试图从VDD抽取电流导致VDD网络电压被拉低。VDD电压的降低被右侧的RC检测电路R1和C1感知。同样由于电容电压不能突变C1上端反相器输入在瞬间保持高电平经反相器后变为低电平从而打开大PMOS管M1。M1导通后在VDD和VSS之间形成低阻通路。此时电流路径为VSS - M1 - VDD - M8的寄生二极管此时从VDD到PAD方向是正向需要再审视- PAD。实际上在VDD被拉低、M1导通后形成了一个从VSS到PAD的泄放路径从而保护了内部连接在VDD和PAD之间的电路。实操心得理解放电路径的关键分析复杂ESD保护电路时一定要分模式、画电流路径图。重点关注在每种模式下哪个二极管会先正向导通哪个电源轨VDD或VSS的电压会被扰动抬高或拉低这个扰动如何被对应的RC电路检测到并最终触发哪个大尺寸泄放管M0或M1导通从而建立起最终的、低阻抗的主泄放路径。主泄放路径建立后最初导通的二极管可能就不再是主要通路了。4.3 关键设计参数RC时间常数的选取这是该电路设计的精髓之一。RC检测电路必须能准确区分“ESD事件”和“正常上电”。ESD脉冲典型人体模型HBM的上升时间在10ns量级整个脉冲持续时间在150ns左右。其等效RC时间常数约为100pF * 1.5kΩ 150ns。正常电源上电时间通常在毫秒ms级比如0.1ms到10ms。设计规则τ_RC (检测电路) τ_ESD且τ_RC (检测电路) τ_Power-On。为什么 τ_RC τ_ESD确保在ESD脉冲期间电容C0/C1上的电压还来不及发生显著变化从而让反相器输入端保持稳定的触发状态低或高使泄放管M0/M1在整个ESD事件期间都能保持开启。如果RC时间常数太小电容很快充放电完毕反相器输入端状态翻转泄放管可能在ESD电流泄放完之前就关闭了导致保护失效。为什么 τ_RC τ_Power-On确保在正常缓慢上电时RC网络有足够的时间跟随电源电压变化。在上电过程中电容两端的电压会随着电源电压缓慢上升反相器输入端的电压是“渐变”的不会产生一个快速的跳变沿去误触发泄放管。如果RC时间常数太大接近或大于上电时间在上电瞬间电容电压滞后可能会产生一个类似ESD的触发信号导致泄放管误开启造成电源短路甚至引发门锁Latch-up。具体计算示例假设我们选择 τ_RC 1μs。这远大于150ns的ESD常数也远小于1ms的上电时间。在0.25μm工艺下单位面积的栅电容Cox已知。要形成1μs的时间常数若用多晶硅电阻R100kΩ则需要的电容C τ / R 1e-6 / 100e3 10pF。这个电容值用MOS电容来实现是可行的。电阻也可以用高阻值的阱电阻或长沟道MOS管来实现。5. 版图实现、寄生参数与仿真验证再好的电路设计如果版图实现不当也会前功尽弃。对于ESD电路版图设计的要求甚至比普通模拟电路更苛刻。5.1 版图设计要点与“踩坑”记录泄放管M0 M1的版图必须采用叉指状Finger结构将总宽度为500μm的管子拆分成多个如20个25μm宽的叉指并联。这能保证栅、源、漏的金属连线足够宽避免大电流下的电迁移Electromigration失效。足够的接触孔和通孔源漏区的接触孔Contact要密密麻麻确保电流能均匀流入硅中。连接金属层之间的通孔Via也要打满降低垂直方向的电阻。添加保护环Guard Ring在NMOS管周围用P注入和衬底接触形成P型保护环在PMOS管周围用N注入和N阱接触形成N型保护环。这能吸收掉泄放时产生的少数载流子有效抑制门锁效应Latch-up。确保均匀开启栅极的poly线要从一端单独引出并确保到每个叉指的栅电阻一致避免因RC延迟导致部分叉指先开启而烧毁。RC检测电路的版图匹配性左右两个RC网络要尽可能对称布局靠近各自的泄放管以减少工艺偏差和信号延迟差异。电阻实现如果用高阻多晶硅HR Poly或阱电阻要注意其电压系数和温度系数。用长沟道MOS管当电阻时要确保其工作在深线性区并留足电压余量。电容实现用MOS电容栅电容时将源、漏、衬底短接作为下极板栅作为上极板。注意下极板要良好接地对于接VSS的电容或接电源对于接VDD的电容以减小衬底噪声耦合。输入钳位管M8 M9的版图虽然尺寸小但也要注意对称布局。它们的漏极连接PAD是ESD电流的第一入口接触孔和金属连接也要足够 robust。避坑指南一个真实的失效案例我曾设计过一个类似的保护电路仿真一切完美。但芯片在HBM 2kV测试时PS模式屡屡在1.5kV左右失效。排查后发现问题出在大NMOS泄放管M0的衬底接触Substrate Contact距离太远。当巨大ESD电流流过寄生NPN时衬底电阻R_sub上产生了显著的压降IR drop这个压降抬高了局部衬底电位反而抑制了寄生BJT的开启导致“ snapback”特性变差钳位电压升高最终击穿了内部电路。解决方案在泄放管的叉指之间密集地插入衬底接触条P tap将衬底电阻降到最低。修改后芯片轻松通过4kV测试。5.2 建立包含封装寄生的仿真模型芯片的性能不是在裸片上评估的而是在封装之后。封装引线Bonding Wire和引脚Lead会引入寄生电感L_pkg和电阻R_pkg封装基板还有对地的寄生电容C_pkg。对于高速信号这些寄生参数会与ESD保护电路的电容形成谐振造成信号完整性问题。一个典型的封装寄生简化模型如图5所示可以表示为串联的RLC网络。在仿真时必须将这个模型与ESD保护电路图3以及内部的驱动器/接收器电路串联起来构成完整的“PAD到外部世界”的接口模型。仿真流程建议DC和瞬态分析验证在ESD应力下用TLP或HBM脉冲源保护电路能否正确触发钳位电压是否在安全范围内例如低于内部栅氧击穿电压的80%。AC和小信号分析在正常工作电压下扫描输入信号的频率查看从PAD看进去的输入阻抗Zin和输入电容Cin。目标是Cin尽可能小且平坦随频率和电压变化小。瞬态信号完整性分析输入一个高速数字脉冲如480MHz的方波对应USB 2.0观察经过保护电路和封装模型后波形是否出现严重的过冲、下冲或边沿退化。对比不加保护电路和封装模型时的“理想”波形out1与加入后的实际波形out2评估性能损失是否在可接受范围内。5.3 实测结果与性能评估根据原文数据该电路在0.25μm CMOS工艺下实现后测试结果令人满意ESD防护等级在HBM模型下四种放电模式的失效电压均超过±2500V满足了绝大多数商业和工业级应用的要求通常要求≥2000V。输入电容仅约0.6 pF。这是一个非常优秀的指标。作为对比一个简单的大尺寸ggNMOS保护电路其输入电容很容易达到2-3 pF以上。0.6 pF的电容对于数百MHz甚至GHz的信号来说引入的负载效应和带宽限制是可管理的。电容线性度由于M8PMOS和M9NMOS的结电容随输入电压变化趋势相反一个增大时另一个减小两者并联后总输入电容Cin的变化幅度被部分抵消从而获得了更好的线性度这对高精度模拟输入至关重要。6. 设计流程总结与进阶思考回顾整个设计我们可以提炼出一个针对高速模拟电路ESD保护的设计流程明确规格确定芯片需要达到的ESD等级HBM/CDM MM等级、最高信号频率、允许的最大输入电容、电源电压范围等。拓扑选型摒弃简单的ggNMOS或两级保护。对于高速、高精度应用优先考虑这种“隔离大电容对称触发”的架构或类似的变种。电路设计与仿真根据工艺库的ESD设计规则初步确定泄放管M0 M1的尺寸。通常工艺厂会提供单位宽度μm器件能承受的ESD电流mA/μm作为参考。精心计算RC时间常数确保能可靠区分ESD和上电。在电路仿真器中建立包含封装寄生参数的完整仿真网表进行DC、AC、瞬态含ESD脉冲和高速信号的全面仿真。版图实现严格遵守ESD版图设计规则间距、接触孔密度、保护环等特别注意大电流路径的金属宽度和泄放管的均匀性布局。后仿真与验证提取版图的寄生参数PEX反标回电路进行后仿真确保寄生效应不会破坏电路功能或显著降低性能。测试计划制定详细的ESD测试计划覆盖所有引脚组合的四种放电模式。进阶思考更先进的工艺在28nm、16nm及以下FinFET工艺中器件的ESD鲁棒性本身在下降传统的基于寄生BJT泄放的机制可能不再有效。业界开始更多地采用硅控整流器SCR或二极管串Diode Chain作为核心保护元件因为它们能在更小的面积内提供更高的抗ESD能力It2。全芯片ESD协同设计Co-design不能只盯着输入输出保护。电源钳位Power Clamp的设计、不同电源域之间的隔离保护、芯片内部核心电路自身的ESD鲁棒性设计如采用栅耦合技术GGNMOS同样重要。需要将整个芯片作为一个系统来规划ESD泄放路径。系统级ESDSystem-Level ESD芯片通过了组件级测试装在板子上仍可能被系统级的ESD打坏。这涉及到PCB布局如TVS管的位置、电源去耦、机壳设计等系统级防护需要芯片设计者和系统工程师共同协作。ESD保护设计是模拟芯片设计中融合了器件物理、电路理论和版图艺术的综合课题。它没有唯一的最优解需要在防护等级、性能影响、面积成本之间反复权衡。理解基本原理掌握经典结构再结合具体工艺和产品需求进行灵活变通是应对这个“静电幽灵”的最佳策略。希望这篇长文能为你点亮一盏灯在实际设计中少走些弯路。记住在流片前多花一周时间反复仿真和审查ESD设计可能省下的是未来数月的问题排查和一次昂贵的重新流片费用。
高速模拟芯片ESD保护电路设计：原理、方案与版图实现
发布时间：2026/6/7 12:34:50
1. ESD保护电路设计从原理到实战的深度拆解在芯片设计领域尤其是模拟和混合信号芯片静电放电ESD一直是个让人头疼的“隐形杀手”。你可能花了大半年时间精心设计了一款高性能的运放或高速接口芯片流片回来测试功能一切正常结果在组装或测试环节一个不经意的触碰就让芯片“罢工”了。这种失效往往不是设计逻辑错误而是脆弱的内部晶体管被瞬间的高压静电击穿。据统计在深亚微米及以下工艺中超过三分之一的芯片失效可归咎于ESD问题。因此一套可靠、高效且对信号影响小的ESD保护电路不再是锦上添花而是芯片能否成功量产并稳定工作的生命线。今天我就结合自己多年的模拟芯片设计经验深入聊聊ESD保护电路的设计原理、传统方案的局限并详细拆解一种更适合高速模拟电路的新型保护结构希望能帮你避开那些我踩过的坑。2. ESD威胁的本质与保护电路的核心使命要设计好保护电路首先得明白敌人是谁。ESD的本质是静电荷在两个具有不同电势的物体之间突然转移这个过程持续时间极短纳秒级但可以产生高达数千伏的电压和数安培的峰值电流。对于栅氧化层厚度仅有几十甚至几埃Å的现代CMOS晶体管来说这无疑是毁灭性的。2.1 ESD失效的几种主要模式芯片内部的ESD损伤主要有以下几种形式热损伤Thermal Damage大电流流过寄生双极晶体管如NMOS的寄生NPN管或二极管导致局部温度急剧升高引起硅熔化、金属互连线烧断或接触孔失效。这通常发生在电源VDD和地VSS之间或者输入/输出I/O引脚对电源/地的放电路径上。介质击穿Dielectric Breakdown高电压直接加在MOS管的栅氧层上导致绝缘层被永久性击穿形成导电通路。这是最致命的一种一旦发生器件功能立即丧失且不可恢复。输入引脚直接连接栅极因此风险最高。门锁效应Latch-upESD事件可能触发芯片内部寄生的PNPN结构SCR形成低阻通路产生大电流即使ESD事件结束这个通路也可能持续存在导致芯片发热甚至烧毁。ESD保护电路的核心使命就是在静电来袭的瞬间纳秒时间内为这股巨大的破坏性能量提供一条可控的、低阻抗的泄放路径将引脚上的电压钳位在一个安全范围内从而保护内部脆弱的核心电路。2.2 保护电路的布局与基本分类保护电路通常放置在芯片的压焊盘PAD周围。根据保护对象的不同可以分为输入保护Input Protection必须添加。因为输入PAD通常直接连接到MOS管的栅极栅氧层极其脆弱。输出保护Output Protection有时可以省略。输出PAD连接的是尺寸较大的输出驱动管Driver的漏极这些大管子本身具有一定的泄放电流能力。但为了可靠性尤其是对于需要高ESD等级的产品通常还是会加上专门的保护电路。电源钳位保护Power Clamp在电源VDD和地VSS之间必须添加。这是整个芯片ESD防护网络的“主干道”用于泄放发生在不同电源域之间或者通过内部电路间接耦合的ESD电流。3. 传统ESD保护电路的局限性分析在深入新方案前我们必须先理解传统方案的痛点这样才能明白新设计究竟解决了什么问题。3.1 数字电路常用的两级保护结构在数字电路中为了兼顾保护效果和面积常采用两级保护Two-Stage Protection。第一级Primary Stage位于PAD最近处通常是一个尺寸较小的器件如二极管或小尺寸ggNMOS用于承受ESD冲击的第一波能量并通过快速响应将电压初步钳位。限流电阻Current-Limiting Resistor串联在第一级和第二级之间用于限制流入第二级和内部核心电路的电流。第二级Secondary Stage通常是一个尺寸更大的钳位器件如大尺寸ggNMOS用于泄放主要的ESD电流。这个结构的局限性在哪里RC延迟问题那个串联的限流电阻R和第二级保护器件的寄生电容C会形成一个低通滤波器。这个RC时间常数会严重衰减高速信号的边沿导致信号失真。对于MHz级别的数字信号或许还能忍受但对于GHz级别的射频RF或数百MHz的高速模拟信号如USB、HDMI这种衰减是不可接受的。寄生电容的非线性保护器件如二极管、MOS管的结电容Junction Capacitance是随其两端电压变化的非线性电容。在高速模拟电路中输入电容的恒定性是保证线性度、带宽和稳定性的关键。一个随信号电压变化的输入电容会引入谐波失真改变滤波器的截止频率甚至导致放大器振荡。3.2 模拟电路常用的单级ggNMOS保护为了减少寄生电容和延迟高速模拟电路常常简化结构直接采用一个栅极接地NMOSggNMOS作为输入保护如图1所示。工作原理正常工作时NMOS的栅源电压Vgs0管子关闭。当正的ESD电压加在PAD上相对于地漏极电压升高当漏-衬底结雪崩击穿产生大量电子空穴对空穴流向衬底抬高了衬底电位相当于给源-衬底结加了正偏压从而打开了寄生的NPN双极晶体管BJT形成低阻通路泄放电流。它的致命缺点大尺寸带来的大电容为了承受2kV或更高的ESD电压这个ggNMOS的宽度W必须做得非常大几百微米甚至毫米量级。大尺寸意味着大的漏区面积从而产生一个巨大的、非线性的寄生结电容Cj直接并联在输入引脚上。无法保护负压ggNMOS对负的ESD电压PAD相对于地为负保护能力很弱主要依靠正向偏置的源/漏-衬底二极管来导通但这个路径的阻抗较高钳位效果差。差分输入保护难题对于全差分运放ESD电压可能直接加在两个输入端之间。此时ggNMOS无法在两个输入端之间形成有效的泄放路径高压可能直接击穿差分对管的栅氧。注意这里有一个常见的误解认为ggNMOS在负ESD时靠体二极管导通就够了。实际上这个二极管的正向压降约0.7V可能仍然高于内部薄栅氧的击穿电压特别是在先进工艺下导致保护失效。因此负压保护必须被单独、认真地设计。4. 一种改进型对称ESD保护电路详解针对上述问题一种更优的解决方案被提出其核心思想是将承担主要泄放任务的大尺寸器件与输入PAD“隔离开”并通过一个对称的、能同时处理正负压的检测与触发电路来控制它们。下面我们来详细拆解这个电路对应原文图3。4.1 电路拓扑与核心模块整个电路可以看作由三个关键部分组成输入端的轻负载钳位M8, M9这是一个背靠背连接的PMOSM8和NMOSM9它们的栅极分别接VDD和VSS。正常工作时它们都处于关闭状态。它们的尺寸可以做得相对较小例如W/L50μm/0.25μm主要作用是在正ESD时M9的漏-衬底寄生二极管Dn3可能微弱导通但更重要的是为触发电路提供初始通路。在负ESD时M8的漏-衬底寄生二极管Dp3可能微弱导通。最关键的是它们为输入PAD到电源/地之间提供了两个相对较小且互补的非线性电容。后面会讲到这种互补性有助于稳定总输入电容。核心泄放路径M0, M1这是两个尺寸巨大的NMOSM0和PMOSM1例如W/L500μm/0.25μm。它们是泄放ESD电流的主力军。但是请注意它们的漏极并不直接连接输入PAD而是连接在内部电源网络上。这就巧妙地将大尺寸器件产生的大结电容可能高达几个pF从敏感的输入节点上移除了。对称的RC检测与触发电路左、右两半这是整个电路的“大脑”。它对称地分布在VDD和VSS之间用于检测电源轨上的异常电压瞬变即ESD事件并驱动M0和M1导通。左侧检测正ESD对地-PS模式由电阻R0用MOS管M6实现和电容C0用MOS管M3源漏衬底短接形成MOS电容实现组成RC网络连接在VDD和地之间。后面跟随一个反相器M4, M5驱动大NMOS M0的栅极。右侧检测负ESD对电源-ND模式对称结构由R1M7、C1M2组成RC网络连接在VDD和地之间通过反相器控制大PMOS M1。4.2 四种ESD放电模式的工作原理剖析ESD测试标准如人体模型HBM要求测试四种放电模式PS, NS, PD, ND。该电路需要在这四种模式下都有效。PS模式PAD对VSS加正压ESD正压从PAD涌入。电流首先试图通过M9的寄生二极管流向VSS但阻抗较高导致PAD电压上升。同时电流也会通过M8的寄生二极管此时正向偏置流向VDD导致整个VDD电源网络的电压被瞬间抬高。关键点来了VDD电压的瞬间抬高被左侧的RC检测电路R0和C0感知。由于电容C0两端的电压不能突变在ESD脉冲开始的瞬间R0和C0的连接点即反相器输入电压为低。这个低电平经过反相器输出高电平直接打开大NMOS管M0。M0打开后在VDD和VSS之间形成了一条极低阻抗的泄放通道。此时从PAD-M8二极管-VDD-M0-VSS这条路径的阻抗远低于PAD-M9二极管-VSS的路径。因此绝大部分ESD电流被这条新路径高效泄放从而将PAD和VDD的电压钳位在安全水平。NS模式PAD对VSS加负压这是最简单的一种。PAD电压为负VSS相对为正。此时M9的源-漏-衬底形成的寄生二极管体二极管处于强烈的正向偏置状态直接形成一条低阻抗通路将负压钳位在大约-0.7V二极管正向压降电流从VSS通过此二极管流到PAD。这个模式下M9本身就是优秀的保护器件。PD模式PAD对VDD加正压与NS模式对称。PAD电压高于VDDM8的寄生二极管正向偏置电流从PAD通过M8二极管流向VDD将电压钳位在VDD0.7V左右。ND模式PAD对VDD加负压这是与PS模式对称的另一种危险模式。ESD负压加在PAD相对VDD。电流路径为VDD - M8的寄生二极管不此时它反偏 等等需要仔细分析。实际上负压使得PAD电位低于VDD。电流会从VDD通过M9的寄生二极管正向偏置流向PAD吗不M9的阴极N型扩散区接PAD阳极P型衬底接VSS。要让它的二极管导通需要PAD电压高于VSS这与ND模式PAD对VDD负的条件不符。正确的路径ND模式下PAD电压为负首先会通过M9的二极管此时是PAD对VSS为负即NS模式的一部分将VSS电位拉低。更主要的由于PAD相对VDD为负它会通过M8的源-漏-衬底寄生二极管注意极性试图从VDD抽取电流导致VDD网络电压被拉低。VDD电压的降低被右侧的RC检测电路R1和C1感知。同样由于电容电压不能突变C1上端反相器输入在瞬间保持高电平经反相器后变为低电平从而打开大PMOS管M1。M1导通后在VDD和VSS之间形成低阻通路。此时电流路径为VSS - M1 - VDD - M8的寄生二极管此时从VDD到PAD方向是正向需要再审视- PAD。实际上在VDD被拉低、M1导通后形成了一个从VSS到PAD的泄放路径从而保护了内部连接在VDD和PAD之间的电路。实操心得理解放电路径的关键分析复杂ESD保护电路时一定要分模式、画电流路径图。重点关注在每种模式下哪个二极管会先正向导通哪个电源轨VDD或VSS的电压会被扰动抬高或拉低这个扰动如何被对应的RC电路检测到并最终触发哪个大尺寸泄放管M0或M1导通从而建立起最终的、低阻抗的主泄放路径。主泄放路径建立后最初导通的二极管可能就不再是主要通路了。4.3 关键设计参数RC时间常数的选取这是该电路设计的精髓之一。RC检测电路必须能准确区分“ESD事件”和“正常上电”。ESD脉冲典型人体模型HBM的上升时间在10ns量级整个脉冲持续时间在150ns左右。其等效RC时间常数约为100pF * 1.5kΩ 150ns。正常电源上电时间通常在毫秒ms级比如0.1ms到10ms。设计规则τ_RC (检测电路) τ_ESD且τ_RC (检测电路) τ_Power-On。为什么 τ_RC τ_ESD确保在ESD脉冲期间电容C0/C1上的电压还来不及发生显著变化从而让反相器输入端保持稳定的触发状态低或高使泄放管M0/M1在整个ESD事件期间都能保持开启。如果RC时间常数太小电容很快充放电完毕反相器输入端状态翻转泄放管可能在ESD电流泄放完之前就关闭了导致保护失效。为什么 τ_RC τ_Power-On确保在正常缓慢上电时RC网络有足够的时间跟随电源电压变化。在上电过程中电容两端的电压会随着电源电压缓慢上升反相器输入端的电压是“渐变”的不会产生一个快速的跳变沿去误触发泄放管。如果RC时间常数太大接近或大于上电时间在上电瞬间电容电压滞后可能会产生一个类似ESD的触发信号导致泄放管误开启造成电源短路甚至引发门锁Latch-up。具体计算示例假设我们选择 τ_RC 1μs。这远大于150ns的ESD常数也远小于1ms的上电时间。在0.25μm工艺下单位面积的栅电容Cox已知。要形成1μs的时间常数若用多晶硅电阻R100kΩ则需要的电容C τ / R 1e-6 / 100e3 10pF。这个电容值用MOS电容来实现是可行的。电阻也可以用高阻值的阱电阻或长沟道MOS管来实现。5. 版图实现、寄生参数与仿真验证再好的电路设计如果版图实现不当也会前功尽弃。对于ESD电路版图设计的要求甚至比普通模拟电路更苛刻。5.1 版图设计要点与“踩坑”记录泄放管M0 M1的版图必须采用叉指状Finger结构将总宽度为500μm的管子拆分成多个如20个25μm宽的叉指并联。这能保证栅、源、漏的金属连线足够宽避免大电流下的电迁移Electromigration失效。足够的接触孔和通孔源漏区的接触孔Contact要密密麻麻确保电流能均匀流入硅中。连接金属层之间的通孔Via也要打满降低垂直方向的电阻。添加保护环Guard Ring在NMOS管周围用P注入和衬底接触形成P型保护环在PMOS管周围用N注入和N阱接触形成N型保护环。这能吸收掉泄放时产生的少数载流子有效抑制门锁效应Latch-up。确保均匀开启栅极的poly线要从一端单独引出并确保到每个叉指的栅电阻一致避免因RC延迟导致部分叉指先开启而烧毁。RC检测电路的版图匹配性左右两个RC网络要尽可能对称布局靠近各自的泄放管以减少工艺偏差和信号延迟差异。电阻实现如果用高阻多晶硅HR Poly或阱电阻要注意其电压系数和温度系数。用长沟道MOS管当电阻时要确保其工作在深线性区并留足电压余量。电容实现用MOS电容栅电容时将源、漏、衬底短接作为下极板栅作为上极板。注意下极板要良好接地对于接VSS的电容或接电源对于接VDD的电容以减小衬底噪声耦合。输入钳位管M8 M9的版图虽然尺寸小但也要注意对称布局。它们的漏极连接PAD是ESD电流的第一入口接触孔和金属连接也要足够 robust。避坑指南一个真实的失效案例我曾设计过一个类似的保护电路仿真一切完美。但芯片在HBM 2kV测试时PS模式屡屡在1.5kV左右失效。排查后发现问题出在大NMOS泄放管M0的衬底接触Substrate Contact距离太远。当巨大ESD电流流过寄生NPN时衬底电阻R_sub上产生了显著的压降IR drop这个压降抬高了局部衬底电位反而抑制了寄生BJT的开启导致“ snapback”特性变差钳位电压升高最终击穿了内部电路。解决方案在泄放管的叉指之间密集地插入衬底接触条P tap将衬底电阻降到最低。修改后芯片轻松通过4kV测试。5.2 建立包含封装寄生的仿真模型芯片的性能不是在裸片上评估的而是在封装之后。封装引线Bonding Wire和引脚Lead会引入寄生电感L_pkg和电阻R_pkg封装基板还有对地的寄生电容C_pkg。对于高速信号这些寄生参数会与ESD保护电路的电容形成谐振造成信号完整性问题。一个典型的封装寄生简化模型如图5所示可以表示为串联的RLC网络。在仿真时必须将这个模型与ESD保护电路图3以及内部的驱动器/接收器电路串联起来构成完整的“PAD到外部世界”的接口模型。仿真流程建议DC和瞬态分析验证在ESD应力下用TLP或HBM脉冲源保护电路能否正确触发钳位电压是否在安全范围内例如低于内部栅氧击穿电压的80%。AC和小信号分析在正常工作电压下扫描输入信号的频率查看从PAD看进去的输入阻抗Zin和输入电容Cin。目标是Cin尽可能小且平坦随频率和电压变化小。瞬态信号完整性分析输入一个高速数字脉冲如480MHz的方波对应USB 2.0观察经过保护电路和封装模型后波形是否出现严重的过冲、下冲或边沿退化。对比不加保护电路和封装模型时的“理想”波形out1与加入后的实际波形out2评估性能损失是否在可接受范围内。5.3 实测结果与性能评估根据原文数据该电路在0.25μm CMOS工艺下实现后测试结果令人满意ESD防护等级在HBM模型下四种放电模式的失效电压均超过±2500V满足了绝大多数商业和工业级应用的要求通常要求≥2000V。输入电容仅约0.6 pF。这是一个非常优秀的指标。作为对比一个简单的大尺寸ggNMOS保护电路其输入电容很容易达到2-3 pF以上。0.6 pF的电容对于数百MHz甚至GHz的信号来说引入的负载效应和带宽限制是可管理的。电容线性度由于M8PMOS和M9NMOS的结电容随输入电压变化趋势相反一个增大时另一个减小两者并联后总输入电容Cin的变化幅度被部分抵消从而获得了更好的线性度这对高精度模拟输入至关重要。6. 设计流程总结与进阶思考回顾整个设计我们可以提炼出一个针对高速模拟电路ESD保护的设计流程明确规格确定芯片需要达到的ESD等级HBM/CDM MM等级、最高信号频率、允许的最大输入电容、电源电压范围等。拓扑选型摒弃简单的ggNMOS或两级保护。对于高速、高精度应用优先考虑这种“隔离大电容对称触发”的架构或类似的变种。电路设计与仿真根据工艺库的ESD设计规则初步确定泄放管M0 M1的尺寸。通常工艺厂会提供单位宽度μm器件能承受的ESD电流mA/μm作为参考。精心计算RC时间常数确保能可靠区分ESD和上电。在电路仿真器中建立包含封装寄生参数的完整仿真网表进行DC、AC、瞬态含ESD脉冲和高速信号的全面仿真。版图实现严格遵守ESD版图设计规则间距、接触孔密度、保护环等特别注意大电流路径的金属宽度和泄放管的均匀性布局。后仿真与验证提取版图的寄生参数PEX反标回电路进行后仿真确保寄生效应不会破坏电路功能或显著降低性能。测试计划制定详细的ESD测试计划覆盖所有引脚组合的四种放电模式。进阶思考更先进的工艺在28nm、16nm及以下FinFET工艺中器件的ESD鲁棒性本身在下降传统的基于寄生BJT泄放的机制可能不再有效。业界开始更多地采用硅控整流器SCR或二极管串Diode Chain作为核心保护元件因为它们能在更小的面积内提供更高的抗ESD能力It2。全芯片ESD协同设计Co-design不能只盯着输入输出保护。电源钳位Power Clamp的设计、不同电源域之间的隔离保护、芯片内部核心电路自身的ESD鲁棒性设计如采用栅耦合技术GGNMOS同样重要。需要将整个芯片作为一个系统来规划ESD泄放路径。系统级ESDSystem-Level ESD芯片通过了组件级测试装在板子上仍可能被系统级的ESD打坏。这涉及到PCB布局如TVS管的位置、电源去耦、机壳设计等系统级防护需要芯片设计者和系统工程师共同协作。ESD保护设计是模拟芯片设计中融合了器件物理、电路理论和版图艺术的综合课题。它没有唯一的最优解需要在防护等级、性能影响、面积成本之间反复权衡。理解基本原理掌握经典结构再结合具体工艺和产品需求进行灵活变通是应对这个“静电幽灵”的最佳策略。希望这篇长文能为你点亮一盏灯在实际设计中少走些弯路。记住在流片前多花一周时间反复仿真和审查ESD设计可能省下的是未来数月的问题排查和一次昂贵的重新流片费用。
