200M 时钟信号等长容差

对于尚未系统学习信号完整性硬件工程师需要设计高速电路要对多组高速进行等长设计如果追求完全等长耗时过长为了交期提前只要信号走线的线长差别在允许范围内即可使用不必苛求完全等长。假设解码时钟和数据信号的频率是200MHz就此来讨论一下长度容差。200MHz 的时钟信号周期为 5ns 1/200MHz。对于大多数高速系统来说超过 10% 的 clock period 0.5ns 的容差通常被认为是有问题的。常规方法计算上升沿是周期的10%则上升沿为0.5ns即500ps,我们问了保险起见给系统设计更小的容差范围保证最多只有100ps的skew是比较保险的。在FR4板材上电信号的传播速度可以估算为6inch/ns(0.1524mm/ps)。我们要保证最多有100ps的skew那么线长容差就是15.24mm。在Layout时参照此标准即可。影响可接受公差的因素系统设计关键路径决定了最严格的 timing 要求。时序预算紧张的系统将需要更小的容差。例如高速串行链路对 clock skew 非常敏感。抖动预算整体系统抖动预算 clock 信号的随机变化 决定了不相等的走线 可以容忍多少额外的 skew。同步方法时钟是如何分配的点对点或更复杂的时钟分配网络将具有不同的灵敏度。技术节点和流程现代半导体工艺比旧工艺具有更严格的时序容差。这意味着可接受的 skew 更小。PCB 布局仔细的 PCB 布局对于最大限度地减少skew至关重要。控制阻抗布线和最小化走线长度变化等技术是必不可少的。要确定适当的容差查阅系统规格这是最关键的一步。系统级时序分析将定义可接受的 skew。执行信号完整性分析使用 simulation 工具对不同 length variation 对 clock 信号的影响进行建模。查看数据表查阅元件数据表了解其传播延迟和抖动特性。