用拨码开关和LED玩转FPGA四位乘法器实战指南Cyclone IV版每次打开FPGA开发板的包装盒看到那些密密麻麻的接口和元件是不是既兴奋又无从下手别让昂贵的开发工具沦为电子手办今天我们就用最基础的拨码开关和LED灯完成一个看得见摸得着的四位乘法器实验。无需额外配件你的实验箱就是最佳 playground。1. 硬件交互设计让抽象逻辑活起来传统FPGA教学往往陷入仿真波形图的泥潭而我们要做的是打造一个物理可交互的计算器。拿起你的Cyclone IV开发板你会发现两组关键部件输入部分4位拨码开关乘数A 4位独立按键乘数B输出部分8个LED灯乘积结果这种设计背后的硬件思维值得玩味// 硬件映射示例 input [3:0] sw_multiplier; // 拨码开关SW1-SW4 input [3:0] btn_multiplicand; // 按键KEY1-KEY4 output [7:0] led_product; // LED1-LED8交互逻辑对比表操作类型传统仿真方式本实验方案体验优势输入设置修改测试文件参数实时拨动开关触觉反馈结果查看观察波形图LED亮灭组合视觉直观调试过程重新编译仿真即时硬件响应成就感强提示实验前请确认开发板型号常见Cyclone IV板卡的拨码开关电压一般为3.3VLED为共阳接法2. Quartus II工程搭建从零开始的正确姿势新建工程时这些细节决定成败器件选择陷阱Cyclone IV E系列选EP4CE6/EP4CE10封装选QFP144或E144常见实验箱配置文件结构规范/project │── /rtl │ └── multiplier.v │── /sim │ └── tb_multiplier.v └── /constraints └── pin_assignment.qsfVerilog模板优化module binary_multiplier ( input wire [3:0] a, // 被乘数拨码开关 input wire [3:0] b, // 乘数按键 output reg [7:0] p // 乘积LED ); // 组合逻辑实现 always (*) begin p a * b; // 直接使用运算符综合器会自动优化 end endmodule常见编译错误排查错误Cant resolve multiple constant drivers → 检查是否有多个always块驱动同一信号警告Found pins functioning as undefined clocks → 忽略未使用的时钟引脚错误Top-level design entity is undefined → 右键设置当前文件为顶层实体3. 引脚分配实战避开那些坑拿到实验箱原理图后重点关注三个部分核心引脚映射表信号名称FPGA引脚开发板物理位置备注a[0]PIN_34SW1拨码开关最右侧a[1]PIN_35SW2需确认开关方向b[0]PIN_153KEY1按键通常低有效led[0]PIN_156D1LED亮逻辑1引脚分配时的黄金法则先分配时钟引脚如果有按功能模块分组分配保留未使用引脚的默认设置注意某些实验箱的按键需要硬件消抖可在代码中添加20ms延时检测4. 烧录与调试让LED说出答案完成全编译后进入最激动人心的硬件验证阶段烧录操作流程连接USB-Blaster到JTAG接口开发板通电注意电源指示灯在Quartus II中选择Tools Programmer添加生成的.sof文件勾选Program/Configure选项点击Start按钮功能测试用例测试案例拨码开关按键输入预期LED显示实际结果3×5001101010000111115×151111111111100001边界测试1000100001000000遇到LED显示异常时按这个顺序排查检查电源和下载线连接确认引脚分配与原理图一致用万用表测量开关通断简化代码进行分段测试5. 进阶优化从能用走向好用基础版本跑通后可以尝试这些增强体验的改造版本对比方案特性基础版增强版实现方法输入方式纯硬件软硬结合添加NIOS II软核结果显示二进制十进制增加BCD转换模块计算速度组合逻辑流水线插入寄存器阶段流水线改造示例代码// 两级流水线乘法器 reg [3:0] a_reg, b_reg; reg [7:0] product; always (posedge clk) begin // 第一级锁存输入 a_reg a; b_reg b; // 第二级输出结果 product a_reg * b_reg; end性能对比数据组合逻辑版本最大时钟频率85MHzCyclone IV EP4CE10流水线版本最大时钟频率可达125MHz资源消耗增加约15%的LEs最后分享一个调试小技巧在Quartus II的SignalTap II中添加内部信号观测点可以像逻辑分析仪一样实时抓取FPGA内部信号比单纯依赖LED显示更高效。
FPGA开发板吃灰？用拨码开关和LED灯做个四位乘法器实验（Quartus II + Cyclone IV保姆级教程）
发布时间：2026/5/31 6:47:23
用拨码开关和LED玩转FPGA四位乘法器实战指南Cyclone IV版每次打开FPGA开发板的包装盒看到那些密密麻麻的接口和元件是不是既兴奋又无从下手别让昂贵的开发工具沦为电子手办今天我们就用最基础的拨码开关和LED灯完成一个看得见摸得着的四位乘法器实验。无需额外配件你的实验箱就是最佳 playground。1. 硬件交互设计让抽象逻辑活起来传统FPGA教学往往陷入仿真波形图的泥潭而我们要做的是打造一个物理可交互的计算器。拿起你的Cyclone IV开发板你会发现两组关键部件输入部分4位拨码开关乘数A 4位独立按键乘数B输出部分8个LED灯乘积结果这种设计背后的硬件思维值得玩味// 硬件映射示例 input [3:0] sw_multiplier; // 拨码开关SW1-SW4 input [3:0] btn_multiplicand; // 按键KEY1-KEY4 output [7:0] led_product; // LED1-LED8交互逻辑对比表操作类型传统仿真方式本实验方案体验优势输入设置修改测试文件参数实时拨动开关触觉反馈结果查看观察波形图LED亮灭组合视觉直观调试过程重新编译仿真即时硬件响应成就感强提示实验前请确认开发板型号常见Cyclone IV板卡的拨码开关电压一般为3.3VLED为共阳接法2. Quartus II工程搭建从零开始的正确姿势新建工程时这些细节决定成败器件选择陷阱Cyclone IV E系列选EP4CE6/EP4CE10封装选QFP144或E144常见实验箱配置文件结构规范/project │── /rtl │ └── multiplier.v │── /sim │ └── tb_multiplier.v └── /constraints └── pin_assignment.qsfVerilog模板优化module binary_multiplier ( input wire [3:0] a, // 被乘数拨码开关 input wire [3:0] b, // 乘数按键 output reg [7:0] p // 乘积LED ); // 组合逻辑实现 always (*) begin p a * b; // 直接使用运算符综合器会自动优化 end endmodule常见编译错误排查错误Cant resolve multiple constant drivers → 检查是否有多个always块驱动同一信号警告Found pins functioning as undefined clocks → 忽略未使用的时钟引脚错误Top-level design entity is undefined → 右键设置当前文件为顶层实体3. 引脚分配实战避开那些坑拿到实验箱原理图后重点关注三个部分核心引脚映射表信号名称FPGA引脚开发板物理位置备注a[0]PIN_34SW1拨码开关最右侧a[1]PIN_35SW2需确认开关方向b[0]PIN_153KEY1按键通常低有效led[0]PIN_156D1LED亮逻辑1引脚分配时的黄金法则先分配时钟引脚如果有按功能模块分组分配保留未使用引脚的默认设置注意某些实验箱的按键需要硬件消抖可在代码中添加20ms延时检测4. 烧录与调试让LED说出答案完成全编译后进入最激动人心的硬件验证阶段烧录操作流程连接USB-Blaster到JTAG接口开发板通电注意电源指示灯在Quartus II中选择Tools Programmer添加生成的.sof文件勾选Program/Configure选项点击Start按钮功能测试用例测试案例拨码开关按键输入预期LED显示实际结果3×5001101010000111115×151111111111100001边界测试1000100001000000遇到LED显示异常时按这个顺序排查检查电源和下载线连接确认引脚分配与原理图一致用万用表测量开关通断简化代码进行分段测试5. 进阶优化从能用走向好用基础版本跑通后可以尝试这些增强体验的改造版本对比方案特性基础版增强版实现方法输入方式纯硬件软硬结合添加NIOS II软核结果显示二进制十进制增加BCD转换模块计算速度组合逻辑流水线插入寄存器阶段流水线改造示例代码// 两级流水线乘法器 reg [3:0] a_reg, b_reg; reg [7:0] product; always (posedge clk) begin // 第一级锁存输入 a_reg a; b_reg b; // 第二级输出结果 product a_reg * b_reg; end性能对比数据组合逻辑版本最大时钟频率85MHzCyclone IV EP4CE10流水线版本最大时钟频率可达125MHz资源消耗增加约15%的LEs最后分享一个调试小技巧在Quartus II的SignalTap II中添加内部信号观测点可以像逻辑分析仪一样实时抓取FPGA内部信号比单纯依赖LED显示更高效。
