1. 项目概述当热电效应遇上300毫米晶圆在微电子领域芯片的“热”问题正变得越来越棘手。随着晶体管尺寸不断缩小单位面积上的功耗密度急剧攀升局部热点温度轻松突破百度大关这不仅威胁着芯片的长期可靠性更直接限制了其性能的进一步提升。传统的风冷、液冷方案在应对这些微米甚至纳米尺度的热点时往往显得力不从心且难以集成。与此同时芯片上无处不在的废热对于物联网传感器等低功耗器件而言却是一笔被浪费的“能量财富”。有没有一种技术既能精准地“点对点”冷却热点又能将废热“变废为宝”回收利用热电效应技术正是应对这一挑战的潜力选手。它基于塞贝克效应和帕尔贴效应无需任何运动部件就能实现热能与电能的直接、可逆转换。简单来说给热电材料通上电流它的一面会变冷制冷模式另一面会变热产热模式反之在材料两端制造一个温差它就能产生电压发电模式。这种固态、静音、高可靠且易于微型化的特性使其成为片上热管理和能量收集的理想候选。然而理想很丰满现实却很骨感。将热电器件集成到现代芯片中面临两大核心挑战工艺兼容性与规模化制造。许多高性能热电材料如碲化铋、硒化锡与主流的互补金属氧化物半导体工艺不兼容无法在芯片工厂里直接制造。而实验室里精雕细琢的纳米线、超晶格结构又难以在产业界赖以生存的300毫米12英寸大晶圆上实现均匀、高良率的大规模生产。这就引出了我们这次要深入探讨的核心工作一项关于在300毫米晶圆上采用完全CMOS兼容的工艺集成硅锗基热电制冷与发电器件的研究。硅和锗是半导体工业的基石硅锗合金天生就与芯片制造流程“血脉相通”。这项研究的意义在于它试图打通从高性能热电材料到可批量制造的集成器件之间的“最后一公里”。它不再仅仅关注材料本身的优值系数而是聚焦于一个完整的、可制造的微型器件它的设计、工艺实现、性能表征以及在实际应用中可能遇到的坑。对于芯片设计师、热管理工程师以及从事微能源收集的研究者来说这不仅仅是一篇学术论文更是一份来自产业前沿的、极具参考价值的“工程实践报告”。接下来我将带你拆解这项技术的每一个环节从设计思路到制造细节从性能数据到缺陷分析看看硅锗热电器件在通往实际应用的路上走到了哪一步又面临着哪些挑战。2. 核心思路与设计考量为何是硅锗与多级结构在决定采用某种技术和材料之前必须回答一个根本问题为什么是它对于旨在集成到芯片内部的热电器件选型逻辑必须严格遵循芯片制造的“游戏规则”。2.1 材料选择CMOS兼容性是第一要务在芯片工厂里任何新材料或新工艺的引入都成本高昂且风险巨大。因此CMOS工艺兼容性是热电材料集成不可妥协的先决条件。这意味着材料必须能经受住前端工艺的高温不能污染昂贵的生产线并且其沉积、图形化、刻蚀等步骤能与现有流程无缝衔接。硅锗合金在这场竞争中脱颖而出。硅和锗本身就是半导体工艺的核心材料其沉积如LPCVD、掺杂原位掺杂或离子注入、刻蚀等工艺都非常成熟。虽然硅锗块体材料的热电优值系数远不及一些新型热电材料但其最大的优势在于“可集成”。研究者对比了三种不同磷掺杂浓度的n型硅锗材料本质上是在载流子浓度和合金散射之间寻找平衡。更高的磷掺杂可以降低电阻率但会牺牲塞贝克系数更高的锗含量能通过增强声子散射来降低热导率但可能增加工艺复杂度和成本。这项研究正是在用产业界的思维做权衡在可接受的性能范围内寻找最稳定、最易量产的材料配方。2.2 器件架构横向多级结构的设计逻辑常见的商用热电模块是垂直结构热流方向与衬底垂直。但在芯片上我们更常处理的是同一平面内两个点之间的温差例如一个热点和它旁边较冷的区域。因此本研究采用了横向结构热电臂在平面内排布温差沿芯片表面方向建立。这种设计更贴合芯片上热分布的实际情况。更巧妙的是多级多阶制冷器的设计。单级热电制冷器的最大温差受材料本身限制。为了获得更低的温度可以将多个单级器件串联起来前一级的冷端作为下一级的热端如同阶梯一样逐级制冷。研究中展示的是一个六级结构第一级最上层只有一个p-n结每增加一级就多串联一个p-n结。这种设计的核心考量是级间热耦合与电匹配。每一级都需要在热阻和电阻之间取得平衡并通过优化各级热电臂的横截面积和长度比即纵横比对比度使得整体制冷系数最高。文中的公式(4)和(5)正是描述了这一优化过程。虽然在实际测量中激活第三级及以上并未带来可测量的温差提升反而增加了功耗但这揭示了微型器件中热串扰和寄生效应的严重性为后续设计提供了重要边界条件。2.3 性能评价指标不只是zT在材料层面我们习惯用无量纲优值系数zT S²σ/κ来评价性能S是塞贝克系数σ是电导率κ是热导率。但到了器件层面这个指标就不够用了。对于热电制冷器工程师更关心两个实际参数最大制冷温差 ΔT_max和制冷系数 COP。ΔT_max决定了它能将热点冷却多少度而COP制冷量/输入电功率则代表了它的能效。在芯片冷却场景下往往需要在有限的供电预算下获得尽可能大的温降因此ΔT_max有时比COP更受关注。对于热电发电机关键指标变成了电压因子 8U和比功率生成容量 8P。其定义分别是单位面积、单位温差下产生的开路电压以及单位面积、单位温差平方下能输出的最大功率。这两个因子剥离了器件尺寸和温差的影响非常适合用来横向比较不同设计或材料的TEG性能直接回答“在给定的芯片面积和温差下它能给我多少电”这个实际问题。3. 制造工艺全解析在300mm晶圆上“雕刻”热电微结构将设计转化为实物是任何芯片技术从论文走向产品的关键一步。这项研究展示了一套完整的、基于300毫米晶圆的标准CMOS工艺集成流程。理解这个过程就能明白其产业化的可行性。3.1 核心工艺步骤拆解整个制造流程可以看作一场精密的“微雕”通过反复的“沉积-图形化-刻蚀-平坦化”循环在硅片上构建出立体的热电结构。下图清晰地展示了这一过程衬底准备与n型区成型热氧化层沉积在裸硅片上生长一层500纳米厚的二氧化硅。这层氧化物至关重要它作为电学和热学绝缘层将上方的热电器件与导电的硅衬底隔离开防止漏电和热短路。n型硅锗沉积与图形化通过低压化学气相沉积在氧化物上生长350纳米厚的磷掺杂硅锗层。随后涂覆光刻胶利用i-line光刻技术定义出n型热电臂的图案再通过干法刻蚀将图案转移到硅锗层上。这里使用的标准清洗1号液主要用于去除刻蚀后的光刻胶残留。p型硅锗填充与平坦化在整个晶圆表面沉积600纳米厚的硼掺杂硅锗层填充上一步刻蚀出的沟槽并覆盖整个表面。进行第一次化学机械抛光。CMP就像纳米级的“打磨”利用研磨液将表面磨平直到露出之前沉积的70纳米厚的SiO₂停止层。这样我们就得到了一个平坦的表面其中n型和p型硅锗区域被精确地定义并隔离。热电柱结构成型进行第二次光刻和干法刻蚀这次定义出最终热电柱同时包含n型和p型区域的整体轮廓。再次沉积600纳米厚的SiO₂填充间隙并进行第二次CMP平坦化。此时热电柱结构已被二氧化硅包围并固定。金属接触与互联形成第三次光刻打开接触孔暴露出硅锗柱的顶端。沉积接触金属。这里有一个关键细节为了防止硅锗与后续的钨形成肖特基接触一种整流接触会引入额外电阻先沉积钛/氮化钛并通过硅化工艺在600°C下形成低阻的TiSi₂接触层然后再用CVD沉积钨填充接触孔。之后进行钨的CMP露出钨栓塞。沉积200纳米SiO₂进行钝化并通过第四次光刻开出通孔。最后沉积TiSi₂和AlSiCu铝硅铜合金作为顶层互连金属并通过最后一次光刻定义出最终的焊盘图案用于后续探针测试。注意工艺兼容性的细节全程使用i-line光刻365纳米波长这是一种非常成熟且成本相对较低的芯片制造技术。虽然其分辨率限制了最小特征尺寸本研究为500纳米但这恰恰证明了该工艺在现有主流产线中的可实施性。所有使用的材料SiGe、SiO₂、Ti、W、AlSiCu和工艺LPCVD、PVD、CMP、硅化都是标准CMOS工艺库中的项目。3.2 关键工艺挑战与应对应力与缺陷控制在TEM分析中研究者发现了接触电极处的空洞和延伸到衬底的裂纹。这些缺陷会显著增加器件电阻甚至导致失效。根源在于硅化工艺钛转变为TiSi₂时会发生体积膨胀在高工艺温度下产生巨大的热机械应力。这提示我们在集成热电结构时必须仔细设计薄膜应力优化退火工艺或考虑使用应力更小的接触材料体系。对准与套刻精度制造多级结构需要多次光刻每次图案都必须与之前的层精确对准。任何微小的套刻误差都可能导致上下级热电臂连接错位增加寄生电阻。使用300毫米晶圆级的先进光刻机是保证精度的基础。材料特性均匀性在300毫米如此大的面积上保证LPCVD沉积的硅锗薄膜在厚度、掺杂浓度、锗组分上的均匀性是获得一致器件性能的前提。这依赖于反应腔体设计的优化和工艺参数的精密控制。4. 材料特性与性能表征数据背后的物理工艺实现了结构但性能最终由材料本身决定。研究中对三种不同的n型SiGe:P材料#2, #3, #7和一种p型SiGe:B材料进行了详尽的表征这为我们提供了宝贵的工程数据。4.1 热电参数的测量艺术测量薄膜材料的热电参数是一项精细的工作尤其是热导率。塞贝克系数与电阻率研究者使用自制的测量装置基本原理是在薄膜两端建立稳定的温差ΔT同时测量产生的热电势ΔV塞贝克系数 S -ΔV/ΔT负号表示n型材料。电阻率则通过四探针法测量以消除接触电阻的影响。从数据图可以看到随着温度从40°C升至70°C所有样品的|S|值都增大这是半导体材料的典型特征。电阻率ρ则基本不随温度变化说明掺杂浓度较高处于简并或近简并状态。热导率测量——3ω法这是测量薄膜热导率的经典方法。其原理是在样品表面制备一条细长的金属线本例中为Ni既作为加热器也作为温度传感器。通入频率为ω的交变电流由于焦耳热金属线的温度会以2ω的频率波动从而导致其电阻也以2ω频率波动。通过精密测量金属线两端三次谐波3ω的电压可以反推出样品的热导率。这种方法能有效分离薄膜本身的热输运信息精度很高。4.2 材料配方的性能权衡将三种n型材料的测量结果制成表格可以清晰地看到权衡关系材料样品Ge含量P浓度塞贝克系数 S (µV/K)电阻率 ρ (µΩ·cm)热导率 κ (W/m·K)估算zT (300K)SiGe:P #2较高较高-150~16~4.5~0.03SiGe:P #3较高较低-190~28~4.0~0.04SiGe:P #7较低较低-110~14~5.5~0.02SiGe:B (p型)较高B掺杂65~35~2.8~0.02分析解读样品#2 vs #3降低磷掺杂浓度#3导致载流子浓度下降这使得电阻率ρ升高但同时塞贝克系数|S|的绝对值也增大了因为S与载流子浓度成反比。由于电子对热导的贡献减小总热导率κ也略有下降。综合下来样品#3的zT略优于#2。样品#7进一步降低了锗含量和磷浓度。硅含量增加导致合金散射减弱晶格热导率显著上升因此总κ最高。虽然电阻率最低但S也最小导致zT最低。结论对于硅锗体系提高锗含量以增强声子散射、降低热导率同时优化掺杂以获得较高的功率因子S²/ρ是提升材料zT的关键方向。样品#3代表了这个方向。实操心得薄膜与块体的差异文中提到文献中更薄150 nm的SiGe薄膜电阻率更高。这是一个重要的尺寸效应薄膜厚度与载流子平均自由程相当时表面散射会显著增加电阻。因此在设计器件时薄膜厚度不是一个可以任意缩小的参数需要结合电学和热学性能综合优化。5. 器件性能实测与瓶颈分析制造完成并筛选出无缺陷的器件后真正的考验开始了它们到底能产生多大的温差能发出多少电5.1 热电制冷模式尺寸与材料的博弈研究者测量了不同几何尺寸D1-D6的TEC在通入电流后的制冷温差ΔT。几个关键发现材料并非唯一决定因素虽然材料#3的zT最高但在多数器件几何下材料#2实现了最大的制冷温差ΔT_max。这是因为器件性能不仅取决于zT更直接取决于其总电阻。材料#2更低的电阻率使得在相同驱动电流下焦耳热更少净制冷效果更佳。这给我们的启示是在器件优化中降低寄生电阻特别是接触电阻有时比一味追求高zT材料更有效。几何尺寸的强烈影响ΔT_max与热电臂的长度L呈现先增后减的趋势。器件D4和D5臂长约20-25µm表现出最佳性能。臂长存在一个最优值太短则热阻太小难以建立大的温差太长则电阻太大焦耳热会抵消帕尔贴制冷效应。同时臂的宽度对应横截面积也需匹配以优化电阻与热阻的比值。多级结构的现实限制实验中仅使用第一级和第二级驱动时获得了可测量的温降启用第三级后温降并未增加。这说明在微米尺度下级间热泄漏非常严重。下级产生的热量很容易通过衬底、填充氧化物等路径传导到上级的冷端抵消了多级制冷的优势。对于片上集成设计高效的热隔离结构如微桥、空腔可能是实现有效多级制冷的前提。5.2 热电发电模式功率密度是关键对于TEG的测试通过集成在芯片上的钨/硅化钛加热器来模拟一个热点产生横向温差然后测量TEG产生的开路电压U_oc和最大输出功率P_max。性能数据最好的器件基于材料#3在约100K的温差下产生了28µV的开路电压。换算成归一化的电压因子8U 最高达到545 mV·mm⁻²·K⁻¹比功率8P 达到2.1 nW·mm⁻²·K⁻²。这个数字是什么概念它意味着在1 mm²的面积上如果有1K的温差这个器件能产生约0.545mV的电压如果有10K的温差则能产生约0.21 nW的功率。与文献对比文中表格将本工作与其他CMOS兼容TEG进行了对比。本工作的电压因子具有优势这得益于较低的器件串联电阻。然而与一些采用纳米刀片结构、具有更高体积集成密度的设计相比本工作的比功率因子要低1-2个数量级。这指出了未来重要的优化方向三维集成。通过制造更高深宽比更窄更高的热电柱可以在单位芯片面积内集成更多的热电材料从而大幅提升功率输出。6. 常见问题、挑战与未来展望基于这项研究以及更广泛的产业实践我将热电器件片上集成面临的核心挑战和常见问题归纳如下6.1 集成工艺中的典型缺陷与排查高接触电阻与肖特基势垒问题金属与半导体接触不良形成整流接触而非欧姆接触引入巨大寄生电阻。解决方案如本研究所示采用硅化物接触TiSi₂是标准工艺。必须优化硅化工艺的温度和时间形成均匀、低阻的硅化物层。接触区的离子注入掺杂浓度也需足够高以形成隧穿欧姆接触。薄膜应力导致的开裂与分层问题不同材料热膨胀系数不匹配或在工艺如硅化、高温退火中产生应力导致薄膜开裂、空洞或从衬底剥离如TEM图中观察到的裂纹。解决方案进行精密的应力工程。包括使用应力缓冲层、优化薄膜沉积参数如温度、压力、采用阶梯式退火工艺以缓慢释放应力。在设计中避免尖锐的拐角采用圆滑过渡也能减少应力集中。热电材料性能的工艺敏感性问题LPCVD沉积的SiGe薄膜其热电性能S, ρ, κ强烈依赖于温度、气体流量比、压力等参数。批次间波动会影响器件性能一致性。解决方案建立严格的工艺监控体系。通过在线光谱椭偏仪监控薄膜厚度和组分通过四探针和简易热电势测试结构对每批材料进行快速电学筛查。将工艺窗口固定在最稳健的参数区间。6.2 系统级挑战与设计考量热耦合与寄生效应挑战在密集集成的芯片中热电器件本身与其要冷却的热点、周围电路、硅衬底之间存在复杂的热耦合。TEC产生的冷量可能很快被周围环境“淹没”TEG建立的温差可能被旁路热阻“短路”。设计建议在布局阶段就必须进行协同热电仿真。不仅仿真热电器件本身还要将其置于完整的芯片热模型中考虑衬底、互连、封装的热流路径。对于高性能应用需要考虑制造微机械热隔离结构如背面刻蚀形成悬空膜MEMS工艺。电源管理与转换效率挑战TEC需要驱动电流其COP通常小于1意味着消耗1W电功率可能只能搬运零点几瓦的热量。为TEC供电本身就会产生额外的热量。TEG产生的电压是毫伏甚至微伏级需要高效的直流-直流升压转换器才能为典型电路供电。设计建议将TEC/TEG与专用的片上电源管理单元协同设计。对于TEC采用脉冲驱动或许能提升瞬时制冷性能对于TEG需要设计超低启动电压如20-50mV的电荷泵或开关电容转换器并尽可能降低其自身功耗。可靠性与寿命挑战热电器件在长期电流驱动和温度循环下可能因电迁移、热应力疲劳、材料互扩散等原因性能退化或失效。设计建议遵循芯片的电迁移设计规则确保互连线足够宽。进行严格的可靠性测试包括高温工作寿命测试、温度循环测试等收集失效数据建立寿命模型。6.3 未来技术演进方向从这项研究出发硅锗基热电器件在芯片级应用的未来可能有以下几个方向材料纳米化与界面工程在CMOS兼容前提下探索在SiGe中引入纳米晶界、纳米沉淀物以进一步降低晶格热导率。优化金属/半导体界面将接触电阻降低一个数量级。三维异构集成不再局限于平面工艺利用芯片堆叠3D-IC技术将优化的热电材料层作为独立芯片通过硅通孔与计算芯片垂直互联实现更高效的面内热管理。智能动态热管理将TEC与高精度温度传感器、控制电路集成构成闭环系统。实时监测芯片热点温度动态调整TEC驱动电流实现“按需冷却”最大化能效。面向特定场景的设计针对处理器瞬时热飙升“热浪”、激光雷达SPAD阵列、量子比特等特定热点或对温度极度敏感的单元定制超局部化的微型TEC解决方案作为传统全局散热方案的补充。这项研究如同一块坚实的铺路石它证明了基于成熟CMOS工艺在300毫米晶圆上制造功能性热电微器件是可行的。虽然目前的绝对性能0.13K的温降nW级的发电功率距离解决芯片的“发热危机”或实现有意义的能量收集还有很长的路要走但它清晰地指明了工艺集成路径并量化了当前技术节点的性能基线。对于工程师而言最大的价值或许不在于这些数字本身而在于整个过程中揭示的设计权衡、工艺陷阱和测试方法。它告诉我们在追求“黑科技”材料的同时如何用现有的、可靠的工具箱去构建一个真正能工作的、可批量制造的微系统。芯片散热和废热回收的战场正在从散热器和风扇悄然延伸到晶圆厂内的纳米尺度制造之中。
CMOS兼容硅锗热电微器件：300mm晶圆集成工艺与片上热管理实践
发布时间：2026/5/27 0:13:30
1. 项目概述当热电效应遇上300毫米晶圆在微电子领域芯片的“热”问题正变得越来越棘手。随着晶体管尺寸不断缩小单位面积上的功耗密度急剧攀升局部热点温度轻松突破百度大关这不仅威胁着芯片的长期可靠性更直接限制了其性能的进一步提升。传统的风冷、液冷方案在应对这些微米甚至纳米尺度的热点时往往显得力不从心且难以集成。与此同时芯片上无处不在的废热对于物联网传感器等低功耗器件而言却是一笔被浪费的“能量财富”。有没有一种技术既能精准地“点对点”冷却热点又能将废热“变废为宝”回收利用热电效应技术正是应对这一挑战的潜力选手。它基于塞贝克效应和帕尔贴效应无需任何运动部件就能实现热能与电能的直接、可逆转换。简单来说给热电材料通上电流它的一面会变冷制冷模式另一面会变热产热模式反之在材料两端制造一个温差它就能产生电压发电模式。这种固态、静音、高可靠且易于微型化的特性使其成为片上热管理和能量收集的理想候选。然而理想很丰满现实却很骨感。将热电器件集成到现代芯片中面临两大核心挑战工艺兼容性与规模化制造。许多高性能热电材料如碲化铋、硒化锡与主流的互补金属氧化物半导体工艺不兼容无法在芯片工厂里直接制造。而实验室里精雕细琢的纳米线、超晶格结构又难以在产业界赖以生存的300毫米12英寸大晶圆上实现均匀、高良率的大规模生产。这就引出了我们这次要深入探讨的核心工作一项关于在300毫米晶圆上采用完全CMOS兼容的工艺集成硅锗基热电制冷与发电器件的研究。硅和锗是半导体工业的基石硅锗合金天生就与芯片制造流程“血脉相通”。这项研究的意义在于它试图打通从高性能热电材料到可批量制造的集成器件之间的“最后一公里”。它不再仅仅关注材料本身的优值系数而是聚焦于一个完整的、可制造的微型器件它的设计、工艺实现、性能表征以及在实际应用中可能遇到的坑。对于芯片设计师、热管理工程师以及从事微能源收集的研究者来说这不仅仅是一篇学术论文更是一份来自产业前沿的、极具参考价值的“工程实践报告”。接下来我将带你拆解这项技术的每一个环节从设计思路到制造细节从性能数据到缺陷分析看看硅锗热电器件在通往实际应用的路上走到了哪一步又面临着哪些挑战。2. 核心思路与设计考量为何是硅锗与多级结构在决定采用某种技术和材料之前必须回答一个根本问题为什么是它对于旨在集成到芯片内部的热电器件选型逻辑必须严格遵循芯片制造的“游戏规则”。2.1 材料选择CMOS兼容性是第一要务在芯片工厂里任何新材料或新工艺的引入都成本高昂且风险巨大。因此CMOS工艺兼容性是热电材料集成不可妥协的先决条件。这意味着材料必须能经受住前端工艺的高温不能污染昂贵的生产线并且其沉积、图形化、刻蚀等步骤能与现有流程无缝衔接。硅锗合金在这场竞争中脱颖而出。硅和锗本身就是半导体工艺的核心材料其沉积如LPCVD、掺杂原位掺杂或离子注入、刻蚀等工艺都非常成熟。虽然硅锗块体材料的热电优值系数远不及一些新型热电材料但其最大的优势在于“可集成”。研究者对比了三种不同磷掺杂浓度的n型硅锗材料本质上是在载流子浓度和合金散射之间寻找平衡。更高的磷掺杂可以降低电阻率但会牺牲塞贝克系数更高的锗含量能通过增强声子散射来降低热导率但可能增加工艺复杂度和成本。这项研究正是在用产业界的思维做权衡在可接受的性能范围内寻找最稳定、最易量产的材料配方。2.2 器件架构横向多级结构的设计逻辑常见的商用热电模块是垂直结构热流方向与衬底垂直。但在芯片上我们更常处理的是同一平面内两个点之间的温差例如一个热点和它旁边较冷的区域。因此本研究采用了横向结构热电臂在平面内排布温差沿芯片表面方向建立。这种设计更贴合芯片上热分布的实际情况。更巧妙的是多级多阶制冷器的设计。单级热电制冷器的最大温差受材料本身限制。为了获得更低的温度可以将多个单级器件串联起来前一级的冷端作为下一级的热端如同阶梯一样逐级制冷。研究中展示的是一个六级结构第一级最上层只有一个p-n结每增加一级就多串联一个p-n结。这种设计的核心考量是级间热耦合与电匹配。每一级都需要在热阻和电阻之间取得平衡并通过优化各级热电臂的横截面积和长度比即纵横比对比度使得整体制冷系数最高。文中的公式(4)和(5)正是描述了这一优化过程。虽然在实际测量中激活第三级及以上并未带来可测量的温差提升反而增加了功耗但这揭示了微型器件中热串扰和寄生效应的严重性为后续设计提供了重要边界条件。2.3 性能评价指标不只是zT在材料层面我们习惯用无量纲优值系数zT S²σ/κ来评价性能S是塞贝克系数σ是电导率κ是热导率。但到了器件层面这个指标就不够用了。对于热电制冷器工程师更关心两个实际参数最大制冷温差 ΔT_max和制冷系数 COP。ΔT_max决定了它能将热点冷却多少度而COP制冷量/输入电功率则代表了它的能效。在芯片冷却场景下往往需要在有限的供电预算下获得尽可能大的温降因此ΔT_max有时比COP更受关注。对于热电发电机关键指标变成了电压因子 8U和比功率生成容量 8P。其定义分别是单位面积、单位温差下产生的开路电压以及单位面积、单位温差平方下能输出的最大功率。这两个因子剥离了器件尺寸和温差的影响非常适合用来横向比较不同设计或材料的TEG性能直接回答“在给定的芯片面积和温差下它能给我多少电”这个实际问题。3. 制造工艺全解析在300mm晶圆上“雕刻”热电微结构将设计转化为实物是任何芯片技术从论文走向产品的关键一步。这项研究展示了一套完整的、基于300毫米晶圆的标准CMOS工艺集成流程。理解这个过程就能明白其产业化的可行性。3.1 核心工艺步骤拆解整个制造流程可以看作一场精密的“微雕”通过反复的“沉积-图形化-刻蚀-平坦化”循环在硅片上构建出立体的热电结构。下图清晰地展示了这一过程衬底准备与n型区成型热氧化层沉积在裸硅片上生长一层500纳米厚的二氧化硅。这层氧化物至关重要它作为电学和热学绝缘层将上方的热电器件与导电的硅衬底隔离开防止漏电和热短路。n型硅锗沉积与图形化通过低压化学气相沉积在氧化物上生长350纳米厚的磷掺杂硅锗层。随后涂覆光刻胶利用i-line光刻技术定义出n型热电臂的图案再通过干法刻蚀将图案转移到硅锗层上。这里使用的标准清洗1号液主要用于去除刻蚀后的光刻胶残留。p型硅锗填充与平坦化在整个晶圆表面沉积600纳米厚的硼掺杂硅锗层填充上一步刻蚀出的沟槽并覆盖整个表面。进行第一次化学机械抛光。CMP就像纳米级的“打磨”利用研磨液将表面磨平直到露出之前沉积的70纳米厚的SiO₂停止层。这样我们就得到了一个平坦的表面其中n型和p型硅锗区域被精确地定义并隔离。热电柱结构成型进行第二次光刻和干法刻蚀这次定义出最终热电柱同时包含n型和p型区域的整体轮廓。再次沉积600纳米厚的SiO₂填充间隙并进行第二次CMP平坦化。此时热电柱结构已被二氧化硅包围并固定。金属接触与互联形成第三次光刻打开接触孔暴露出硅锗柱的顶端。沉积接触金属。这里有一个关键细节为了防止硅锗与后续的钨形成肖特基接触一种整流接触会引入额外电阻先沉积钛/氮化钛并通过硅化工艺在600°C下形成低阻的TiSi₂接触层然后再用CVD沉积钨填充接触孔。之后进行钨的CMP露出钨栓塞。沉积200纳米SiO₂进行钝化并通过第四次光刻开出通孔。最后沉积TiSi₂和AlSiCu铝硅铜合金作为顶层互连金属并通过最后一次光刻定义出最终的焊盘图案用于后续探针测试。注意工艺兼容性的细节全程使用i-line光刻365纳米波长这是一种非常成熟且成本相对较低的芯片制造技术。虽然其分辨率限制了最小特征尺寸本研究为500纳米但这恰恰证明了该工艺在现有主流产线中的可实施性。所有使用的材料SiGe、SiO₂、Ti、W、AlSiCu和工艺LPCVD、PVD、CMP、硅化都是标准CMOS工艺库中的项目。3.2 关键工艺挑战与应对应力与缺陷控制在TEM分析中研究者发现了接触电极处的空洞和延伸到衬底的裂纹。这些缺陷会显著增加器件电阻甚至导致失效。根源在于硅化工艺钛转变为TiSi₂时会发生体积膨胀在高工艺温度下产生巨大的热机械应力。这提示我们在集成热电结构时必须仔细设计薄膜应力优化退火工艺或考虑使用应力更小的接触材料体系。对准与套刻精度制造多级结构需要多次光刻每次图案都必须与之前的层精确对准。任何微小的套刻误差都可能导致上下级热电臂连接错位增加寄生电阻。使用300毫米晶圆级的先进光刻机是保证精度的基础。材料特性均匀性在300毫米如此大的面积上保证LPCVD沉积的硅锗薄膜在厚度、掺杂浓度、锗组分上的均匀性是获得一致器件性能的前提。这依赖于反应腔体设计的优化和工艺参数的精密控制。4. 材料特性与性能表征数据背后的物理工艺实现了结构但性能最终由材料本身决定。研究中对三种不同的n型SiGe:P材料#2, #3, #7和一种p型SiGe:B材料进行了详尽的表征这为我们提供了宝贵的工程数据。4.1 热电参数的测量艺术测量薄膜材料的热电参数是一项精细的工作尤其是热导率。塞贝克系数与电阻率研究者使用自制的测量装置基本原理是在薄膜两端建立稳定的温差ΔT同时测量产生的热电势ΔV塞贝克系数 S -ΔV/ΔT负号表示n型材料。电阻率则通过四探针法测量以消除接触电阻的影响。从数据图可以看到随着温度从40°C升至70°C所有样品的|S|值都增大这是半导体材料的典型特征。电阻率ρ则基本不随温度变化说明掺杂浓度较高处于简并或近简并状态。热导率测量——3ω法这是测量薄膜热导率的经典方法。其原理是在样品表面制备一条细长的金属线本例中为Ni既作为加热器也作为温度传感器。通入频率为ω的交变电流由于焦耳热金属线的温度会以2ω的频率波动从而导致其电阻也以2ω频率波动。通过精密测量金属线两端三次谐波3ω的电压可以反推出样品的热导率。这种方法能有效分离薄膜本身的热输运信息精度很高。4.2 材料配方的性能权衡将三种n型材料的测量结果制成表格可以清晰地看到权衡关系材料样品Ge含量P浓度塞贝克系数 S (µV/K)电阻率 ρ (µΩ·cm)热导率 κ (W/m·K)估算zT (300K)SiGe:P #2较高较高-150~16~4.5~0.03SiGe:P #3较高较低-190~28~4.0~0.04SiGe:P #7较低较低-110~14~5.5~0.02SiGe:B (p型)较高B掺杂65~35~2.8~0.02分析解读样品#2 vs #3降低磷掺杂浓度#3导致载流子浓度下降这使得电阻率ρ升高但同时塞贝克系数|S|的绝对值也增大了因为S与载流子浓度成反比。由于电子对热导的贡献减小总热导率κ也略有下降。综合下来样品#3的zT略优于#2。样品#7进一步降低了锗含量和磷浓度。硅含量增加导致合金散射减弱晶格热导率显著上升因此总κ最高。虽然电阻率最低但S也最小导致zT最低。结论对于硅锗体系提高锗含量以增强声子散射、降低热导率同时优化掺杂以获得较高的功率因子S²/ρ是提升材料zT的关键方向。样品#3代表了这个方向。实操心得薄膜与块体的差异文中提到文献中更薄150 nm的SiGe薄膜电阻率更高。这是一个重要的尺寸效应薄膜厚度与载流子平均自由程相当时表面散射会显著增加电阻。因此在设计器件时薄膜厚度不是一个可以任意缩小的参数需要结合电学和热学性能综合优化。5. 器件性能实测与瓶颈分析制造完成并筛选出无缺陷的器件后真正的考验开始了它们到底能产生多大的温差能发出多少电5.1 热电制冷模式尺寸与材料的博弈研究者测量了不同几何尺寸D1-D6的TEC在通入电流后的制冷温差ΔT。几个关键发现材料并非唯一决定因素虽然材料#3的zT最高但在多数器件几何下材料#2实现了最大的制冷温差ΔT_max。这是因为器件性能不仅取决于zT更直接取决于其总电阻。材料#2更低的电阻率使得在相同驱动电流下焦耳热更少净制冷效果更佳。这给我们的启示是在器件优化中降低寄生电阻特别是接触电阻有时比一味追求高zT材料更有效。几何尺寸的强烈影响ΔT_max与热电臂的长度L呈现先增后减的趋势。器件D4和D5臂长约20-25µm表现出最佳性能。臂长存在一个最优值太短则热阻太小难以建立大的温差太长则电阻太大焦耳热会抵消帕尔贴制冷效应。同时臂的宽度对应横截面积也需匹配以优化电阻与热阻的比值。多级结构的现实限制实验中仅使用第一级和第二级驱动时获得了可测量的温降启用第三级后温降并未增加。这说明在微米尺度下级间热泄漏非常严重。下级产生的热量很容易通过衬底、填充氧化物等路径传导到上级的冷端抵消了多级制冷的优势。对于片上集成设计高效的热隔离结构如微桥、空腔可能是实现有效多级制冷的前提。5.2 热电发电模式功率密度是关键对于TEG的测试通过集成在芯片上的钨/硅化钛加热器来模拟一个热点产生横向温差然后测量TEG产生的开路电压U_oc和最大输出功率P_max。性能数据最好的器件基于材料#3在约100K的温差下产生了28µV的开路电压。换算成归一化的电压因子8U 最高达到545 mV·mm⁻²·K⁻¹比功率8P 达到2.1 nW·mm⁻²·K⁻²。这个数字是什么概念它意味着在1 mm²的面积上如果有1K的温差这个器件能产生约0.545mV的电压如果有10K的温差则能产生约0.21 nW的功率。与文献对比文中表格将本工作与其他CMOS兼容TEG进行了对比。本工作的电压因子具有优势这得益于较低的器件串联电阻。然而与一些采用纳米刀片结构、具有更高体积集成密度的设计相比本工作的比功率因子要低1-2个数量级。这指出了未来重要的优化方向三维集成。通过制造更高深宽比更窄更高的热电柱可以在单位芯片面积内集成更多的热电材料从而大幅提升功率输出。6. 常见问题、挑战与未来展望基于这项研究以及更广泛的产业实践我将热电器件片上集成面临的核心挑战和常见问题归纳如下6.1 集成工艺中的典型缺陷与排查高接触电阻与肖特基势垒问题金属与半导体接触不良形成整流接触而非欧姆接触引入巨大寄生电阻。解决方案如本研究所示采用硅化物接触TiSi₂是标准工艺。必须优化硅化工艺的温度和时间形成均匀、低阻的硅化物层。接触区的离子注入掺杂浓度也需足够高以形成隧穿欧姆接触。薄膜应力导致的开裂与分层问题不同材料热膨胀系数不匹配或在工艺如硅化、高温退火中产生应力导致薄膜开裂、空洞或从衬底剥离如TEM图中观察到的裂纹。解决方案进行精密的应力工程。包括使用应力缓冲层、优化薄膜沉积参数如温度、压力、采用阶梯式退火工艺以缓慢释放应力。在设计中避免尖锐的拐角采用圆滑过渡也能减少应力集中。热电材料性能的工艺敏感性问题LPCVD沉积的SiGe薄膜其热电性能S, ρ, κ强烈依赖于温度、气体流量比、压力等参数。批次间波动会影响器件性能一致性。解决方案建立严格的工艺监控体系。通过在线光谱椭偏仪监控薄膜厚度和组分通过四探针和简易热电势测试结构对每批材料进行快速电学筛查。将工艺窗口固定在最稳健的参数区间。6.2 系统级挑战与设计考量热耦合与寄生效应挑战在密集集成的芯片中热电器件本身与其要冷却的热点、周围电路、硅衬底之间存在复杂的热耦合。TEC产生的冷量可能很快被周围环境“淹没”TEG建立的温差可能被旁路热阻“短路”。设计建议在布局阶段就必须进行协同热电仿真。不仅仿真热电器件本身还要将其置于完整的芯片热模型中考虑衬底、互连、封装的热流路径。对于高性能应用需要考虑制造微机械热隔离结构如背面刻蚀形成悬空膜MEMS工艺。电源管理与转换效率挑战TEC需要驱动电流其COP通常小于1意味着消耗1W电功率可能只能搬运零点几瓦的热量。为TEC供电本身就会产生额外的热量。TEG产生的电压是毫伏甚至微伏级需要高效的直流-直流升压转换器才能为典型电路供电。设计建议将TEC/TEG与专用的片上电源管理单元协同设计。对于TEC采用脉冲驱动或许能提升瞬时制冷性能对于TEG需要设计超低启动电压如20-50mV的电荷泵或开关电容转换器并尽可能降低其自身功耗。可靠性与寿命挑战热电器件在长期电流驱动和温度循环下可能因电迁移、热应力疲劳、材料互扩散等原因性能退化或失效。设计建议遵循芯片的电迁移设计规则确保互连线足够宽。进行严格的可靠性测试包括高温工作寿命测试、温度循环测试等收集失效数据建立寿命模型。6.3 未来技术演进方向从这项研究出发硅锗基热电器件在芯片级应用的未来可能有以下几个方向材料纳米化与界面工程在CMOS兼容前提下探索在SiGe中引入纳米晶界、纳米沉淀物以进一步降低晶格热导率。优化金属/半导体界面将接触电阻降低一个数量级。三维异构集成不再局限于平面工艺利用芯片堆叠3D-IC技术将优化的热电材料层作为独立芯片通过硅通孔与计算芯片垂直互联实现更高效的面内热管理。智能动态热管理将TEC与高精度温度传感器、控制电路集成构成闭环系统。实时监测芯片热点温度动态调整TEC驱动电流实现“按需冷却”最大化能效。面向特定场景的设计针对处理器瞬时热飙升“热浪”、激光雷达SPAD阵列、量子比特等特定热点或对温度极度敏感的单元定制超局部化的微型TEC解决方案作为传统全局散热方案的补充。这项研究如同一块坚实的铺路石它证明了基于成熟CMOS工艺在300毫米晶圆上制造功能性热电微器件是可行的。虽然目前的绝对性能0.13K的温降nW级的发电功率距离解决芯片的“发热危机”或实现有意义的能量收集还有很长的路要走但它清晰地指明了工艺集成路径并量化了当前技术节点的性能基线。对于工程师而言最大的价值或许不在于这些数字本身而在于整个过程中揭示的设计权衡、工艺陷阱和测试方法。它告诉我们在追求“黑科技”材料的同时如何用现有的、可靠的工具箱去构建一个真正能工作的、可批量制造的微系统。芯片散热和废热回收的战场正在从散热器和风扇悄然延伸到晶圆厂内的纳米尺度制造之中。
实现物体计数与尺寸测量（Python实战）)
