1. 项目概述为什么我们需要0.9V的FEFET在半导体行业摸爬滚打十几年我亲眼见证了存储技术从SRAM、DRAM到各种新型非易失性存储器的演进。每一次技术迭代背后都是对“更快、更密、更省电”这个永恒目标的追逐。今天要聊的是近年来在学术界和工业界都备受瞩目的一个“潜力股”——铁电场效应晶体管也就是FEFET。它不是什么新概念但直到最近几年随着铪基铁电材料HfO₂的成熟它才真正从实验室走向了产业化的门口。简单来说FEFET就是把一块铁电材料塞进晶体管的栅极堆叠里。铁电材料有个神奇的特性它的内部电偶极子极化可以在外加电场下翻转并且撤掉电场后还能保持住。这个“记住”极化方向的能力就对应了存储“0”和“1”。所以一个FEFET本身就是一个存储单元1T结构比传统的1T1C DRAM单元还要简单理论上密度可以做得更高。更关键的是它是非易失的数据掉电不丢失这就省去了DRAM那种烦人的、耗电的刷新操作。听起来很美对吧但现实很骨感。传统的硅基FEFET有几个“老大难”问题写入电压太高动不动就要±4V以上跟现在核心逻辑电压1V以下严重不匹配、耐久性Endurance不够反复擦写容易坏撑不到10^8次、以及后端工艺BEOL不兼容制造温度太高会破坏前面做好的晶体管。这些问题就像几座大山拦住了FEFET进军高密度嵌入式缓存特别是末级缓存LLC的道路。LLC是CPU和主存之间的关键缓冲区面积巨大对功耗极其敏感传统SRAM在这里已经越来越力不从心——面积大、漏电高。所以当我看到这篇来自佐治亚理工学院团队的工作时眼睛一亮。他们搞出了一个写入电压只要0.9V耐久性超过一万亿次10^12的FEFET。这个数字是什么概念它意味着写入电压终于和先进逻辑工艺比如3nm、2nm的核心电压平齐了真正实现了“逻辑兼容”而10^12次的耐久性足以满足绝大多数缓存应用的需求缓存的数据更新非常频繁。这不仅仅是参数的提升更是打通了FEFET走向实际应用最关键的一环。这项工作的核心“秘诀”在于两个关键选择一是采用了后端工艺兼容BEOL-Compatible的非晶氧化物半导体AOS作为沟道材料具体是钨掺杂的氧化铟IWO二是采用了无界面层IL-Free的底栅结构。前者让器件能在400°C以下的低温制备可以直接堆叠在已经做好的CMOS逻辑电路之上实现真正的3D集成疯狂提升密度。后者则彻底根除了导致性能退化和耐久性下降的罪魁祸首——电荷陷阱界面层。接下来我们就一层层剥开这个“创纪录”器件的技术细节。2. 器件设计与制造如何实现BEOL兼容与高性能2.1 核心架构无界面层底栅结构传统的硅基FEFET为了和硅沟道匹配往往在铁电层如HZO和硅沟道之间需要一层薄的SiO₂界面层。这层东西本意是改善界面质量但在FEFET里却成了“猪队友”。在反复的极化翻转过程中界面处会产生大量的电荷陷阱这些被捕获的电荷会屏蔽掉铁电极化产生的电场导致存储窗口Memory Window缩小阈值电压漂移最终器件“累死”疲劳失效。这是限制传统FEFET耐久性的主要瓶颈之一。这项研究来了个“釜底抽薪”干脆不要这个界面层了。他们设计了一个底栅Bottom-Gate结构从下往上依次是金属栅极钨W、铁电层5nm厚的HZO、沟道层4.5nm厚的非晶IWO、源漏电极钯Pd。铁电层和沟道层直接接触。这个设计妙在哪里首先消除了主要的电荷陷阱来源。铁电层和AOS沟道之间的界面缺陷相对较少且性质更可控。 其次提升了栅极控制效率。没有低介电常数的SiO₂层“挡路”栅压能更有效地耦合到沟道这是实现低电压操作的关键。 最后结构简单适合BEOL集成。所有材料都能在400°C以下的温度沉积完全不会损伤下层已经制作好的硅基CMOS晶体管。注意这里说的“无界面层”是指没有刻意生长的、厚的绝缘层如SiO₂。实际上在原子尺度上HZO和IWO接触还是会形成一个极薄的、不可避免的界面。但相比于传统的、有意的界面层这个原生界面的陷阱密度要低得多对器件性能的影响也小得多。2.2 材料选择为什么是IWO和HZO沟道材料钨掺杂氧化铟IWO非晶氧化物半导体AOS是个大家族常见的有IGZO铟镓锌氧。这里选择IWO氧化铟掺钨是经过深思熟虑的高迁移率氧化铟本身具有较高的电子迁移率掺入钨W可以进一步稳定非晶态抑制晶化同时提供额外的载流子保证沟道有足够的导通电流。良好的界面特性IWO与HZO铁电层能形成较好的界面缺陷态密度相对较低。工艺兼容性可以采用室温溅射工艺沉积完美契合BEOL的低温要求≤400°C。载流子类型单一AOS通常是n型半导体沟道中只有电子作为多数载流子几乎没有空穴。这个特性对于后面要讲的“陡峭开关”行为至关重要。铁电材料Hf₀.₅Zr₀.₅O₂HZOHZO是目前铁电存储器领域的“明星材料”。它的优势在于CMOS工艺兼容基于铪Hf的材料本身就是现代高K栅介质的一部分产线熟悉集成难度低。能在超薄尺度下保持铁电性即使薄膜厚度做到5-10nm依然能表现出良好的铁电性这对于器件微缩至关重要。剩余极化强度大能产生足够强的内部电场来调制沟道从而获得大的存储窗口。在这项工作中他们通过应变工程来稳定HZO的铁电相。具体做法是在沉积HZO后先覆盖一层钨W牺牲覆盖层然后在400°C的氮气中退火300秒。这层W帽层会在退火过程中对HZO施加一个压应力促进非极性的四方相向极性的正交相铁电相转变。退火完成后再把这层牺牲层去掉。这一步是获得高质量铁电薄膜的关键工艺“窍门”。2.3 关键工艺步骤与表征整个制造流程清晰地体现了BEOL兼容的思路底栅制备在衬底上溅射并图形化钨W作为栅电极。铁电层沉积使用等离子体增强原子层沉积PEALD生长5nm厚的HZO薄膜。PEALD能提供出色的薄膜均匀性和台阶覆盖性。铁电相稳定化沉积W牺牲帽层400°C N₂氛围退火300秒然后移除W帽层。这一步是激活铁电性的核心。沟道层沉积在室温、0.02 Pa过量氧气氛围下溅射沉积4.5nm厚的IWO薄膜。过量的氧气有助于填充氧空位降低沟道缺陷。源漏电极形成图形化并沉积钯Pd作为源漏电极。Pd与IWO能形成良好的欧姆接触。通过截面扫描透射电子显微镜STEM和X射线能谱EDX元素 mapping研究人员清晰地验证了各层材料的空间分布和厚度确认了HZO层和IWO沟道层的质量以及界面的清晰度。这种细致的物理表征是连接工艺与电学性能的桥梁缺一不可。3. 电学性能深度解析数据背后的物理3.1 直流特性与存储窗口对于一个存储器件我们最关心的几个指标是存储窗口MW、电流窗口CW、亚阈值摆幅SS以及它们的均匀性。存储窗口Memory Window, MW在直流转移特性曲线Id-Vg中对铁电晶体管进行双向电压扫描从正压到负压再扫回来由于铁电极化的滞回效应会得到两条不重合的曲线。这两条曲线在特定电流如0.5 µA/µm处的阈值电压Vth之差就是存储窗口。在这个工作中在1V的操作电压下器件展现出了1V的存储窗口。这意味着用±0.5V的电压就能在“0”和“1”状态间实现可靠的切换窗口足够大抗噪声能力强。电流窗口Current Window, CW对于缓存应用读操作的速度和可靠性同样关键。CW定义为在某个固定的读取电压Vread这里用的是-0.25V下器件在低阈值电压状态LVT编程态“1”的电流ILVT与在高阈值电压状态HVT擦除态“0”的电流IHVT的比值。一个大的CW意味着“0”和“1”状态在读取时电流差异巨大易于区分读操作更可靠、更快。这项工作中的器件在直流下CW超过了10^6这是一个非常出色的数值。亚阈值摆幅Subthreshold Swing, SSSS衡量的是栅压控制沟道开关的锐利程度SS越小开关越陡峭功耗越低。这里观察到一个非常有趣的现象在擦除态HVT平均SS约为97 mV/dec这接近传统MOSFET的极限约60 mV/dec。然而在编程态LVT的反向扫描中SS竟然小于5 mV/dec这远远突破了传统晶体管的玻尔兹曼限制60 mV/dec 室温是一种“陡峭开关”行为。实操心得测量FEFET的SS时需要特别注意。由于铁电迟滞的存在正向扫描和反向扫描的SS可能截然不同。通常在从负压扫向正压反向扫描时铁电极化的突然翻转会导致沟道电流的急剧变化从而产生极低的SS。这个超低SS并非来自晶体管的常规场效应而是铁电极化翻转本身动力学过程的表现。在电路设计时可以利用这个特性来实现超低功耗的开关或传感应用。3.2 超快切换与低误码率缓存对写入速度要求极高。团队通过脉冲测试来评估器件的动态性能。他们绘制了电流窗口CW随写入脉冲幅度和宽度变化的等高线图。结果显示在低至0.9V、20ns的写入脉冲下CW仍然大于10^3。这意味着用不到1V的电压在20纳秒内就能完成一次可靠的数据写入。这个速度已经可以满足很多高速缓存的需求。更令人印象深刻的是写入误码率WER。在10^6次循环测试中当编程电压高于1.3V、擦除电压低于-0.6V时误码率低于10^-6。即使在0.9V/20ns的条件下误码率也在可接受的10^-5量级。这种低误码率源于铁电翻转的“雪崩”或“成核限制”特性——一旦开始翻转就会迅速完成具有内在的确定性。3.3 史诗级的耐久性与保持特性耐久性Endurance是FEFET能否用于缓存的核心挑战之一。传统FEFET往往在10^6到10^8次循环后性能就严重退化。这项工作取得了突破性进展在±1V、20ns的写入应力下器件经历了10^12次双极写入循环后电流窗口CW仍然保持在10^2以上。我们来拆解一下这个数字的意义。假设一个缓存单元每天被更新100万次这是一个很高的频率10^12次的耐久性意味着它可以连续工作超过2700年而不失效。这完全满足了嵌入式缓存对寿命的要求。当然测试中也观察到了随着循环次数增加SS退化和CW缓慢收缩的现象。这主要归因于两个机制铁电体疲劳在体材料内部反复极化翻转会导致氧空位在晶界处产生和聚集这些缺陷会钉扎电畴壁阻碍其运动逐渐抑制铁电翻转。界面电荷 trapping尽管是无界面层结构但在铁电层与沟道的界面处仍然存在悬挂键、结构缺陷等态它们会成为电荷陷阱。在反复写入操作中电子被捕获在这些陷阱中这些被捕获的电荷会部分屏蔽极化电荷产生的电场导致有效极化场减弱存储窗口缩小。尽管如此在10^12次循环后器件仍能工作表明这种IWO/HZO直接接触的结构在抑制电荷 trapping方面具有显著优势。读耐久性Read Endurance同样重要。反复的读操作尤其是施加了读取电压也可能导致器件状态扰动。测试表明在施加了10^12次读脉冲-0.2V 50ns后器件的ILVT和IHVT几乎没有退化显示了卓越的读稳定性。数据保持力Retention方面在85°C的高温下器件的编程态和擦除态电流在10^4秒约2.8小时内保持稳定没有显著衰减。对于缓存应用数据通常在毫秒到秒级就会被更新或替换这个保持时间已经绰绰有余。4. 物理模型与仿真揭示陡峭开关的奥秘实验数据很漂亮但背后的物理机制是什么为什么在LVT态会出现突破物理极限的超低SS为什么能用这么低的电压实现快速翻转为了回答这些问题团队建立了一个基于物理的数值模型。4.1 模型的核心时变金兹堡-朗道方程与成核限制开关模型的核心是求解时变金兹堡-朗道TDGL方程。这个方程描述了铁电极化矢量P随时间t的演化其驱动力是系统自由能F对极化P的变分。自由能包括了朗道-金兹堡-德文希尔LGD内能、畴壁能和静电能。为了模拟多晶HZO薄膜的真实开关行为模型引入了一个关键修改将开关电阻率ρ设为电场E的函数遵循Merz定律。这是因为在多晶铁电体中每个晶粒的翻转激活场Ea是不同的存在一个分布。翻转总是从激活场最低的晶粒最容易翻转的晶核开始然后逐步传播。这种“成核限制开关NLS”模型比传统的均匀翻转模型更能准确反映实验观察到的开关动力学。这个模型自洽地耦合了描述AOS沟道中载流子输运的漂移-扩散方程以及保证电荷中性的泊松方程从而能够完整地模拟从栅极电压到沟道电流的整个物理过程。4.2 仿真揭示的“渗透”机制仿真成功地复现了实验中观察到的陡峭开关行为SS 5 mV/dec。分析仿真结果揭示了其背后的物理图像在反向电压扫描从正压向负压扫对应擦除操作过程中负的栅压试图将铁电畴的极化翻转向下。由于IWO沟道中缺乏空穴多数载流子是电子这些新产生的负极化束缚电荷无法被迅速屏蔽。这些未被屏蔽的负电荷会在其正上方的沟道局部区域耗尽电子形成一个个不导电的“孤岛”。初始阶段这些耗尽的“孤岛”是零星、分散的它们之间还有导电通道相连因此沟道总电流下降不明显。随着负压增大越来越多的晶粒发生翻转耗尽区域不断扩大。当这些耗尽区域相互连接形成一个横跨整个沟道宽度的、连续的绝缘“屏障”时导电通路被突然切断导致漏极电流发生雪崩式下跌。这个过程类似于“渗透”理论——当绝缘区域的比例超过某个临界阈值时整个系统的导电性发生突变。这种陡峭开关的本质是铁电极化翻转导致的沟道导电路径的“渗透性”阻断。它强烈依赖于晶粒尺寸和极化强度。极化强度必须足够大1–2 µC/cm²才能在沟道中产生显著的耗尽效应。同时沟道中缺乏可屏蔽负极化电荷的空穴是产生这一现象的必要条件。在传统的硅基FEFET中硅衬底能提供充足的空穴来快速屏蔽极化电荷因此观察不到如此陡峭的开关行为。4.3 动态翻转与超快内在时间常数模型还模拟了20ns脉冲下的动态翻转过程。仿真显示要实现实验观察到的在20ns内达到10^4以上的电流开关比要求铁电材料的本征开关时间常数τ₀在1皮秒ps量级。当τ₀增大到10ps时开关比会下降到10^3到0.1ns时开关比会再下降一个数量级。这个发现意义重大。它表明要实现BEOL兼容、低电压下的超快FEFET操作不仅需要好的器件结构更需要铁电材料本身具有极快的本征翻转速度。HZO材料在超薄尺度下被证实可以达到亚纳秒甚至皮秒级的翻转速度。在这项工作中无界面层的结构使得栅压几乎全部降在铁电层上最大化地利用了电场驱动翻转同时避免了界面处慢速屏蔽电荷的影响从而让HZO材料的高速潜力得以在低电压下发挥出来。此外仿真还解释了擦除态高Vth态的稳定性。尽管沟道中没有空穴来屏蔽负极化电荷导致在-1V擦除脉冲下极化翻转不完全但部分翻转会形成反平行畴结构。这些相邻的、极化方向相反的畴之间通过横向杂散场相互屏蔽实现了某种程度的“自屏蔽”稳定了极化状态并足以阻断沟道的渗透导电路径从而确保了一个稳定的关断态。5. 性能对标与未来展望5.1 与同类技术的比较为了客观评价这项工作的水平作者将其与近年来报道的先进FEFET进行了对标。比较维度本工作 (IWO FEFET)其他先进FEFET (举例)优势分析写入电压 (Vw)0.9 V 20 ns通常 2 V 部分在 1.5-2 V显著领先首次在20ns速度下实现低于1V的逻辑兼容电压。电流窗口 (CW)10^3 0.9V, 20ns在类似电压下通常为10^1 - 10^2在超低电压下保持了极高的信噪比读取可靠性强。写入耐久性10^12cycles最好水平通常在10^8 - 10^11 cycles突破万亿次大关为缓存应用扫清了最大的耐久性障碍。读耐久性10^12cycles较少专门报道通常假设远高于写耐久性明确了读操作几乎不引入退化提升了系统级可靠性。工艺兼容性全BEOL兼容(≤400°C)部分需要高温退火 (500°C)与FEOL不兼容可实现3D单片集成大幅提升存储密度是走向实际应用的关键。沟道材料非晶IWO (AOS)Si, MoS₂, IGZO, In₂O₃等AOS沟道是实现无界面层、低电压陡峭开关的核心。从对标图可以清晰看出这项工作的IWO FEFET在“写入电压”和“耐久性”这两个对于缓存应用最关键的性能指标上同时达到了领先水平并且与后端工艺完全兼容。它成功地将高性能低电压、高耐久、高速度与高可集成性BEOL兼容结合在了一起。5.2 面临的挑战与未来方向尽管成果斐然但走向产业化仍有几个关卡要过阵列集成与串扰单个器件性能好不代表阵列也能工作。在密集排列的存储阵列中字线/位线上的寄生电容电阻、以及相邻单元之间的干扰串扰会严重影响读写速度和可靠性。如何设计优化的阵列架构和读写电路是下一步必须解决的问题。工艺波动与均匀性AOS和铁电薄膜的均匀性、阈值电压的波动在大面积生产中将直接影响成品率和存储窗口的分布。需要开发更精密、更稳定的沉积和刻蚀工艺。多值存储MLC要进一步提升存储密度实现每个单元存储多个比特如2bit/cell是必由之路。这要求器件具有多个稳定、可区分的中间态。目前FEFET通过控制极化程度可以实现模拟态但其线性度、对称性和噪声容限需要进一步优化。与逻辑电路的协同设计作为嵌入式缓存FEFET需要与周边的逻辑电路如灵敏放大器、行列译码器无缝协作。开发专用的、针对FEFET特性如非对称读写、迟滞优化的电路设计工具和方法学至关重要。5.3 个人体会与展望深耕半导体器件多年我看过太多在单器件指标上“刷记录”的工作但能同时攻克电压、耐久、速度、集成度这四大难题的实属凤毛麟角。这项IWO FEFET的工作让我感到兴奋因为它不是简单的参数优化而是通过器件物理和材料工程的协同创新找到了一个极具潜力的技术路径。无界面层AOS沟道这个选择看似大胆实则精准地击中了传统FEFET的痛点。它用材料本身的特性单一载流子、良好界面换来了性能的飞跃。这给我的启发是在摩尔定律逼近物理极限的今天“More than Moore”和“More Moore”必须紧密结合。我们不仅要在硅基平台上把器件做小更要大胆引入新的材料如AOS、铁电HZO和新的架构如3D集成从物理原理上开辟新的赛道。从应用角度看0.9V/10^12次这个组合已经为FEFET叩开了嵌入式缓存特别是LLC的大门。LLC对面积和功耗的苛求正是FEFET的优势所在。可以预见下一步的研究重点必然会转向阵列级演示、与先进CMOS工艺的集成、以及面向存算一体等新范式的器件优化。当然从实验室的“冠军器件”到量产芯片还有漫长的工程化道路要走。均匀性、可靠性、成本都是需要翻越的大山。但这项工作的确点亮了一盏明灯它告诉我们一条通往高密度、低功耗、非易失嵌入式缓存的技术路径是清晰且可行的。对于从事存储器和先进集成电路研发的同行来说现在是时候更深入地关注并参与到FEFET特别是BEOL兼容AOS-FEFET的生态建设中来了。
0.9V写入电压与万亿次耐久性：BEOL兼容AOS-FEFET如何革新嵌入式缓存
发布时间：2026/5/26 23:11:27
1. 项目概述为什么我们需要0.9V的FEFET在半导体行业摸爬滚打十几年我亲眼见证了存储技术从SRAM、DRAM到各种新型非易失性存储器的演进。每一次技术迭代背后都是对“更快、更密、更省电”这个永恒目标的追逐。今天要聊的是近年来在学术界和工业界都备受瞩目的一个“潜力股”——铁电场效应晶体管也就是FEFET。它不是什么新概念但直到最近几年随着铪基铁电材料HfO₂的成熟它才真正从实验室走向了产业化的门口。简单来说FEFET就是把一块铁电材料塞进晶体管的栅极堆叠里。铁电材料有个神奇的特性它的内部电偶极子极化可以在外加电场下翻转并且撤掉电场后还能保持住。这个“记住”极化方向的能力就对应了存储“0”和“1”。所以一个FEFET本身就是一个存储单元1T结构比传统的1T1C DRAM单元还要简单理论上密度可以做得更高。更关键的是它是非易失的数据掉电不丢失这就省去了DRAM那种烦人的、耗电的刷新操作。听起来很美对吧但现实很骨感。传统的硅基FEFET有几个“老大难”问题写入电压太高动不动就要±4V以上跟现在核心逻辑电压1V以下严重不匹配、耐久性Endurance不够反复擦写容易坏撑不到10^8次、以及后端工艺BEOL不兼容制造温度太高会破坏前面做好的晶体管。这些问题就像几座大山拦住了FEFET进军高密度嵌入式缓存特别是末级缓存LLC的道路。LLC是CPU和主存之间的关键缓冲区面积巨大对功耗极其敏感传统SRAM在这里已经越来越力不从心——面积大、漏电高。所以当我看到这篇来自佐治亚理工学院团队的工作时眼睛一亮。他们搞出了一个写入电压只要0.9V耐久性超过一万亿次10^12的FEFET。这个数字是什么概念它意味着写入电压终于和先进逻辑工艺比如3nm、2nm的核心电压平齐了真正实现了“逻辑兼容”而10^12次的耐久性足以满足绝大多数缓存应用的需求缓存的数据更新非常频繁。这不仅仅是参数的提升更是打通了FEFET走向实际应用最关键的一环。这项工作的核心“秘诀”在于两个关键选择一是采用了后端工艺兼容BEOL-Compatible的非晶氧化物半导体AOS作为沟道材料具体是钨掺杂的氧化铟IWO二是采用了无界面层IL-Free的底栅结构。前者让器件能在400°C以下的低温制备可以直接堆叠在已经做好的CMOS逻辑电路之上实现真正的3D集成疯狂提升密度。后者则彻底根除了导致性能退化和耐久性下降的罪魁祸首——电荷陷阱界面层。接下来我们就一层层剥开这个“创纪录”器件的技术细节。2. 器件设计与制造如何实现BEOL兼容与高性能2.1 核心架构无界面层底栅结构传统的硅基FEFET为了和硅沟道匹配往往在铁电层如HZO和硅沟道之间需要一层薄的SiO₂界面层。这层东西本意是改善界面质量但在FEFET里却成了“猪队友”。在反复的极化翻转过程中界面处会产生大量的电荷陷阱这些被捕获的电荷会屏蔽掉铁电极化产生的电场导致存储窗口Memory Window缩小阈值电压漂移最终器件“累死”疲劳失效。这是限制传统FEFET耐久性的主要瓶颈之一。这项研究来了个“釜底抽薪”干脆不要这个界面层了。他们设计了一个底栅Bottom-Gate结构从下往上依次是金属栅极钨W、铁电层5nm厚的HZO、沟道层4.5nm厚的非晶IWO、源漏电极钯Pd。铁电层和沟道层直接接触。这个设计妙在哪里首先消除了主要的电荷陷阱来源。铁电层和AOS沟道之间的界面缺陷相对较少且性质更可控。 其次提升了栅极控制效率。没有低介电常数的SiO₂层“挡路”栅压能更有效地耦合到沟道这是实现低电压操作的关键。 最后结构简单适合BEOL集成。所有材料都能在400°C以下的温度沉积完全不会损伤下层已经制作好的硅基CMOS晶体管。注意这里说的“无界面层”是指没有刻意生长的、厚的绝缘层如SiO₂。实际上在原子尺度上HZO和IWO接触还是会形成一个极薄的、不可避免的界面。但相比于传统的、有意的界面层这个原生界面的陷阱密度要低得多对器件性能的影响也小得多。2.2 材料选择为什么是IWO和HZO沟道材料钨掺杂氧化铟IWO非晶氧化物半导体AOS是个大家族常见的有IGZO铟镓锌氧。这里选择IWO氧化铟掺钨是经过深思熟虑的高迁移率氧化铟本身具有较高的电子迁移率掺入钨W可以进一步稳定非晶态抑制晶化同时提供额外的载流子保证沟道有足够的导通电流。良好的界面特性IWO与HZO铁电层能形成较好的界面缺陷态密度相对较低。工艺兼容性可以采用室温溅射工艺沉积完美契合BEOL的低温要求≤400°C。载流子类型单一AOS通常是n型半导体沟道中只有电子作为多数载流子几乎没有空穴。这个特性对于后面要讲的“陡峭开关”行为至关重要。铁电材料Hf₀.₅Zr₀.₅O₂HZOHZO是目前铁电存储器领域的“明星材料”。它的优势在于CMOS工艺兼容基于铪Hf的材料本身就是现代高K栅介质的一部分产线熟悉集成难度低。能在超薄尺度下保持铁电性即使薄膜厚度做到5-10nm依然能表现出良好的铁电性这对于器件微缩至关重要。剩余极化强度大能产生足够强的内部电场来调制沟道从而获得大的存储窗口。在这项工作中他们通过应变工程来稳定HZO的铁电相。具体做法是在沉积HZO后先覆盖一层钨W牺牲覆盖层然后在400°C的氮气中退火300秒。这层W帽层会在退火过程中对HZO施加一个压应力促进非极性的四方相向极性的正交相铁电相转变。退火完成后再把这层牺牲层去掉。这一步是获得高质量铁电薄膜的关键工艺“窍门”。2.3 关键工艺步骤与表征整个制造流程清晰地体现了BEOL兼容的思路底栅制备在衬底上溅射并图形化钨W作为栅电极。铁电层沉积使用等离子体增强原子层沉积PEALD生长5nm厚的HZO薄膜。PEALD能提供出色的薄膜均匀性和台阶覆盖性。铁电相稳定化沉积W牺牲帽层400°C N₂氛围退火300秒然后移除W帽层。这一步是激活铁电性的核心。沟道层沉积在室温、0.02 Pa过量氧气氛围下溅射沉积4.5nm厚的IWO薄膜。过量的氧气有助于填充氧空位降低沟道缺陷。源漏电极形成图形化并沉积钯Pd作为源漏电极。Pd与IWO能形成良好的欧姆接触。通过截面扫描透射电子显微镜STEM和X射线能谱EDX元素 mapping研究人员清晰地验证了各层材料的空间分布和厚度确认了HZO层和IWO沟道层的质量以及界面的清晰度。这种细致的物理表征是连接工艺与电学性能的桥梁缺一不可。3. 电学性能深度解析数据背后的物理3.1 直流特性与存储窗口对于一个存储器件我们最关心的几个指标是存储窗口MW、电流窗口CW、亚阈值摆幅SS以及它们的均匀性。存储窗口Memory Window, MW在直流转移特性曲线Id-Vg中对铁电晶体管进行双向电压扫描从正压到负压再扫回来由于铁电极化的滞回效应会得到两条不重合的曲线。这两条曲线在特定电流如0.5 µA/µm处的阈值电压Vth之差就是存储窗口。在这个工作中在1V的操作电压下器件展现出了1V的存储窗口。这意味着用±0.5V的电压就能在“0”和“1”状态间实现可靠的切换窗口足够大抗噪声能力强。电流窗口Current Window, CW对于缓存应用读操作的速度和可靠性同样关键。CW定义为在某个固定的读取电压Vread这里用的是-0.25V下器件在低阈值电压状态LVT编程态“1”的电流ILVT与在高阈值电压状态HVT擦除态“0”的电流IHVT的比值。一个大的CW意味着“0”和“1”状态在读取时电流差异巨大易于区分读操作更可靠、更快。这项工作中的器件在直流下CW超过了10^6这是一个非常出色的数值。亚阈值摆幅Subthreshold Swing, SSSS衡量的是栅压控制沟道开关的锐利程度SS越小开关越陡峭功耗越低。这里观察到一个非常有趣的现象在擦除态HVT平均SS约为97 mV/dec这接近传统MOSFET的极限约60 mV/dec。然而在编程态LVT的反向扫描中SS竟然小于5 mV/dec这远远突破了传统晶体管的玻尔兹曼限制60 mV/dec 室温是一种“陡峭开关”行为。实操心得测量FEFET的SS时需要特别注意。由于铁电迟滞的存在正向扫描和反向扫描的SS可能截然不同。通常在从负压扫向正压反向扫描时铁电极化的突然翻转会导致沟道电流的急剧变化从而产生极低的SS。这个超低SS并非来自晶体管的常规场效应而是铁电极化翻转本身动力学过程的表现。在电路设计时可以利用这个特性来实现超低功耗的开关或传感应用。3.2 超快切换与低误码率缓存对写入速度要求极高。团队通过脉冲测试来评估器件的动态性能。他们绘制了电流窗口CW随写入脉冲幅度和宽度变化的等高线图。结果显示在低至0.9V、20ns的写入脉冲下CW仍然大于10^3。这意味着用不到1V的电压在20纳秒内就能完成一次可靠的数据写入。这个速度已经可以满足很多高速缓存的需求。更令人印象深刻的是写入误码率WER。在10^6次循环测试中当编程电压高于1.3V、擦除电压低于-0.6V时误码率低于10^-6。即使在0.9V/20ns的条件下误码率也在可接受的10^-5量级。这种低误码率源于铁电翻转的“雪崩”或“成核限制”特性——一旦开始翻转就会迅速完成具有内在的确定性。3.3 史诗级的耐久性与保持特性耐久性Endurance是FEFET能否用于缓存的核心挑战之一。传统FEFET往往在10^6到10^8次循环后性能就严重退化。这项工作取得了突破性进展在±1V、20ns的写入应力下器件经历了10^12次双极写入循环后电流窗口CW仍然保持在10^2以上。我们来拆解一下这个数字的意义。假设一个缓存单元每天被更新100万次这是一个很高的频率10^12次的耐久性意味着它可以连续工作超过2700年而不失效。这完全满足了嵌入式缓存对寿命的要求。当然测试中也观察到了随着循环次数增加SS退化和CW缓慢收缩的现象。这主要归因于两个机制铁电体疲劳在体材料内部反复极化翻转会导致氧空位在晶界处产生和聚集这些缺陷会钉扎电畴壁阻碍其运动逐渐抑制铁电翻转。界面电荷 trapping尽管是无界面层结构但在铁电层与沟道的界面处仍然存在悬挂键、结构缺陷等态它们会成为电荷陷阱。在反复写入操作中电子被捕获在这些陷阱中这些被捕获的电荷会部分屏蔽极化电荷产生的电场导致有效极化场减弱存储窗口缩小。尽管如此在10^12次循环后器件仍能工作表明这种IWO/HZO直接接触的结构在抑制电荷 trapping方面具有显著优势。读耐久性Read Endurance同样重要。反复的读操作尤其是施加了读取电压也可能导致器件状态扰动。测试表明在施加了10^12次读脉冲-0.2V 50ns后器件的ILVT和IHVT几乎没有退化显示了卓越的读稳定性。数据保持力Retention方面在85°C的高温下器件的编程态和擦除态电流在10^4秒约2.8小时内保持稳定没有显著衰减。对于缓存应用数据通常在毫秒到秒级就会被更新或替换这个保持时间已经绰绰有余。4. 物理模型与仿真揭示陡峭开关的奥秘实验数据很漂亮但背后的物理机制是什么为什么在LVT态会出现突破物理极限的超低SS为什么能用这么低的电压实现快速翻转为了回答这些问题团队建立了一个基于物理的数值模型。4.1 模型的核心时变金兹堡-朗道方程与成核限制开关模型的核心是求解时变金兹堡-朗道TDGL方程。这个方程描述了铁电极化矢量P随时间t的演化其驱动力是系统自由能F对极化P的变分。自由能包括了朗道-金兹堡-德文希尔LGD内能、畴壁能和静电能。为了模拟多晶HZO薄膜的真实开关行为模型引入了一个关键修改将开关电阻率ρ设为电场E的函数遵循Merz定律。这是因为在多晶铁电体中每个晶粒的翻转激活场Ea是不同的存在一个分布。翻转总是从激活场最低的晶粒最容易翻转的晶核开始然后逐步传播。这种“成核限制开关NLS”模型比传统的均匀翻转模型更能准确反映实验观察到的开关动力学。这个模型自洽地耦合了描述AOS沟道中载流子输运的漂移-扩散方程以及保证电荷中性的泊松方程从而能够完整地模拟从栅极电压到沟道电流的整个物理过程。4.2 仿真揭示的“渗透”机制仿真成功地复现了实验中观察到的陡峭开关行为SS 5 mV/dec。分析仿真结果揭示了其背后的物理图像在反向电压扫描从正压向负压扫对应擦除操作过程中负的栅压试图将铁电畴的极化翻转向下。由于IWO沟道中缺乏空穴多数载流子是电子这些新产生的负极化束缚电荷无法被迅速屏蔽。这些未被屏蔽的负电荷会在其正上方的沟道局部区域耗尽电子形成一个个不导电的“孤岛”。初始阶段这些耗尽的“孤岛”是零星、分散的它们之间还有导电通道相连因此沟道总电流下降不明显。随着负压增大越来越多的晶粒发生翻转耗尽区域不断扩大。当这些耗尽区域相互连接形成一个横跨整个沟道宽度的、连续的绝缘“屏障”时导电通路被突然切断导致漏极电流发生雪崩式下跌。这个过程类似于“渗透”理论——当绝缘区域的比例超过某个临界阈值时整个系统的导电性发生突变。这种陡峭开关的本质是铁电极化翻转导致的沟道导电路径的“渗透性”阻断。它强烈依赖于晶粒尺寸和极化强度。极化强度必须足够大1–2 µC/cm²才能在沟道中产生显著的耗尽效应。同时沟道中缺乏可屏蔽负极化电荷的空穴是产生这一现象的必要条件。在传统的硅基FEFET中硅衬底能提供充足的空穴来快速屏蔽极化电荷因此观察不到如此陡峭的开关行为。4.3 动态翻转与超快内在时间常数模型还模拟了20ns脉冲下的动态翻转过程。仿真显示要实现实验观察到的在20ns内达到10^4以上的电流开关比要求铁电材料的本征开关时间常数τ₀在1皮秒ps量级。当τ₀增大到10ps时开关比会下降到10^3到0.1ns时开关比会再下降一个数量级。这个发现意义重大。它表明要实现BEOL兼容、低电压下的超快FEFET操作不仅需要好的器件结构更需要铁电材料本身具有极快的本征翻转速度。HZO材料在超薄尺度下被证实可以达到亚纳秒甚至皮秒级的翻转速度。在这项工作中无界面层的结构使得栅压几乎全部降在铁电层上最大化地利用了电场驱动翻转同时避免了界面处慢速屏蔽电荷的影响从而让HZO材料的高速潜力得以在低电压下发挥出来。此外仿真还解释了擦除态高Vth态的稳定性。尽管沟道中没有空穴来屏蔽负极化电荷导致在-1V擦除脉冲下极化翻转不完全但部分翻转会形成反平行畴结构。这些相邻的、极化方向相反的畴之间通过横向杂散场相互屏蔽实现了某种程度的“自屏蔽”稳定了极化状态并足以阻断沟道的渗透导电路径从而确保了一个稳定的关断态。5. 性能对标与未来展望5.1 与同类技术的比较为了客观评价这项工作的水平作者将其与近年来报道的先进FEFET进行了对标。比较维度本工作 (IWO FEFET)其他先进FEFET (举例)优势分析写入电压 (Vw)0.9 V 20 ns通常 2 V 部分在 1.5-2 V显著领先首次在20ns速度下实现低于1V的逻辑兼容电压。电流窗口 (CW)10^3 0.9V, 20ns在类似电压下通常为10^1 - 10^2在超低电压下保持了极高的信噪比读取可靠性强。写入耐久性10^12cycles最好水平通常在10^8 - 10^11 cycles突破万亿次大关为缓存应用扫清了最大的耐久性障碍。读耐久性10^12cycles较少专门报道通常假设远高于写耐久性明确了读操作几乎不引入退化提升了系统级可靠性。工艺兼容性全BEOL兼容(≤400°C)部分需要高温退火 (500°C)与FEOL不兼容可实现3D单片集成大幅提升存储密度是走向实际应用的关键。沟道材料非晶IWO (AOS)Si, MoS₂, IGZO, In₂O₃等AOS沟道是实现无界面层、低电压陡峭开关的核心。从对标图可以清晰看出这项工作的IWO FEFET在“写入电压”和“耐久性”这两个对于缓存应用最关键的性能指标上同时达到了领先水平并且与后端工艺完全兼容。它成功地将高性能低电压、高耐久、高速度与高可集成性BEOL兼容结合在了一起。5.2 面临的挑战与未来方向尽管成果斐然但走向产业化仍有几个关卡要过阵列集成与串扰单个器件性能好不代表阵列也能工作。在密集排列的存储阵列中字线/位线上的寄生电容电阻、以及相邻单元之间的干扰串扰会严重影响读写速度和可靠性。如何设计优化的阵列架构和读写电路是下一步必须解决的问题。工艺波动与均匀性AOS和铁电薄膜的均匀性、阈值电压的波动在大面积生产中将直接影响成品率和存储窗口的分布。需要开发更精密、更稳定的沉积和刻蚀工艺。多值存储MLC要进一步提升存储密度实现每个单元存储多个比特如2bit/cell是必由之路。这要求器件具有多个稳定、可区分的中间态。目前FEFET通过控制极化程度可以实现模拟态但其线性度、对称性和噪声容限需要进一步优化。与逻辑电路的协同设计作为嵌入式缓存FEFET需要与周边的逻辑电路如灵敏放大器、行列译码器无缝协作。开发专用的、针对FEFET特性如非对称读写、迟滞优化的电路设计工具和方法学至关重要。5.3 个人体会与展望深耕半导体器件多年我看过太多在单器件指标上“刷记录”的工作但能同时攻克电压、耐久、速度、集成度这四大难题的实属凤毛麟角。这项IWO FEFET的工作让我感到兴奋因为它不是简单的参数优化而是通过器件物理和材料工程的协同创新找到了一个极具潜力的技术路径。无界面层AOS沟道这个选择看似大胆实则精准地击中了传统FEFET的痛点。它用材料本身的特性单一载流子、良好界面换来了性能的飞跃。这给我的启发是在摩尔定律逼近物理极限的今天“More than Moore”和“More Moore”必须紧密结合。我们不仅要在硅基平台上把器件做小更要大胆引入新的材料如AOS、铁电HZO和新的架构如3D集成从物理原理上开辟新的赛道。从应用角度看0.9V/10^12次这个组合已经为FEFET叩开了嵌入式缓存特别是LLC的大门。LLC对面积和功耗的苛求正是FEFET的优势所在。可以预见下一步的研究重点必然会转向阵列级演示、与先进CMOS工艺的集成、以及面向存算一体等新范式的器件优化。当然从实验室的“冠军器件”到量产芯片还有漫长的工程化道路要走。均匀性、可靠性、成本都是需要翻越的大山。但这项工作的确点亮了一盏明灯它告诉我们一条通往高密度、低功耗、非易失嵌入式缓存的技术路径是清晰且可行的。对于从事存储器和先进集成电路研发的同行来说现在是时候更深入地关注并参与到FEFET特别是BEOL兼容AOS-FEFET的生态建设中来了。
