计算机组成原理期末复习知识点总结期末试题。链接地址前言本文档按 “基础概念→核心模块→实战应用” 逻辑组织涵盖计算机组成原理全部核心知识点标注高频考点、易错点及公式适用于期末复习、考研基础阶段或知识体系梳理。一、计算机系统概述基础铺垫占比 5%-10%1. 计算机系统层次结构硬件层核心是冯・诺依曼体系运算器、控制器、存储器、输入设备、输出设备软件层系统软件OS、编译器、BIOS→ 应用软件办公软件、游戏等核心关系硬件是基础软件通过硬件实现功能固件如 BIOS是软硬件过渡2. 关键性能指标指标定义与公式考点提示响应时间完成单个任务的总时间CPU 时间 I/O 时间 等待时间与吞吐量成反比吞吐量单位时间完成的任务数理想值 1 / 响应时间性能优化的核心目标之一CPU 时钟周期时钟信号的周期T1 / 时钟频率如 2GHz 时钟→T0.5nsCPI平均每条指令的时钟周期数总时钟周期 / 总指令数性能对比的核心指标MIPS百万条指令 / 秒时钟频率 /(CPI×10⁶)仅适用于整数运算MFLOPS百万浮点运算 / 秒科学计算类程序性能指标3. 冯・诺依曼体系 vs 哈佛体系对比维度冯・诺依曼体系哈佛体系存储结构指令与数据同存一个存储器指令存储器与数据存储器分离总线单总线共享传输双总线并行传输核心特点存储程序 程序控制结构简单指令执行速度快结构复杂适用场景通用计算机x86、ARM专用计算机DSP、单片机二、数据表示与运算核心计算模块占比 15%-20%1. 数制与编码1数制转换二进制↔十进制二进制转十进制按权展开例1011.01B 1×2³0×2²1×2¹1×2⁰0×2⁻¹1×2⁻²11.25D十进制转二进制整数 “除 2 取余逆序”小数 “乘 2 取整顺序”二进制↔十六进制4 位二进制 1 位十六进制例1101011B6BH1A3H110100011BBCD 码8421 码0-9 对应 0000-1001加法修正规则结果 9 或有进位时加 6例5813→010110001101→加 6 修正为 100112定点数表示定点整数小数点固定在最低位后如 1101B13D定点小数小数点固定在符号位后如 0.1011B0.6875D符号位0 表示正数1 表示负数原码、反码、补码的符号位不变3补码运算必考补码定义正数[X] 补 [X] 原 [X] 反负数[X] 反 符号位不变 数值位取反[X] 补 [X] 反 1核心公式[XY] 补 [X] 补 [Y] 补[X-Y] 补 [X] 补 [-Y] 补[-Y] 补 对 [Y] 补按位取反 1溢出判断符号位法两正相加得负、两负相加得正→溢出双符号位法变形补码01→正溢10→负溢00/11→无溢出例X0.110Y0.101→[X] 补 00.110[Y] 补 00.101→和为 01.011→正溢4浮点数运算IEEE 754 标准格式单精度 32 位符号位 S (1 位) 阶码 E (8 位) 尾数 M (23 位)阶码 E移码表示偏移量 127E 真值 127尾数 M隐含整数部分 1例M0110→实际尾数 1.0110运算步骤必考对阶小阶向大阶看齐阶码差 ΔE尾数右移 ΔE 位保持数值不变尾数加减按定点小数运算规则计算规格化使尾数最高位为 1左规尾数左移阶码减 1右规尾数右移阶码加 1舍入0 舍 1 入法溢出判断阶码溢出为真溢出尾数溢出可通过规格化修正2. 算术逻辑单元ALU核心功能执行算术运算加减乘除和逻辑运算与、或、非、异或、比较组成加法器核心、移位器、寄存器、控制逻辑乘法实现累加移位法逐位相乘 累加结果除法实现恢复余数法 / 不恢复余数法三、指令系统体系核心占比 15%-20%1. 指令格式设计基本结构操作码OP 地址码A地址码格式分类| 格式 | 结构 | 适用场景 | 优缺点 ||--------------|---------------------|---------------------------|---------------------------------|| 零地址指令 | OP | 栈操作NOP、HALT | 简洁依赖栈 / 累加器 || 一地址指令 | OPA1 | 单操作数INC、DEC | 节省地址码需隐含操作数 || 二地址指令 | OPA1A2 | 双操作数ADD、SUB | 最常用平衡简洁与功能 || 三地址指令 | OPA1A2A3 | 复杂运算结果存 A3 | 功能强地址码占用空间大 |操作码设计固定长度译码快浪费空间如 8 位操作码支持 256 条指令可变长度高频指令短码、低频指令长码节省空间需避免二义性2. 寻址方式高频考点寻址方式有效地址EA计算核心特点适用场景立即寻址EA 指令中的地址码操作数速度最快无需访存小常数操作如 MOV AX, 10直接寻址EAA简单一次访存固定地址访问如访问全局变量间接寻址EA(A)寻址范围大两次访存大地址空间访问寄存器寻址EA 寄存器号速度最快无需访存临时数据存储如寄存器运算寄存器间接寻址EA(寄存器号)结合寄存器与间接寻址优点数组访问、指针操作基址寻址EA 基址寄存器 A位移量支持程序重定位多任务系统基址固定位移量可变变址寻址EA 变址寄存器 A基地址支持数组遍历循环访问数组变址器自增相对寻址EAPCA位移量程序可重定位分支指令如 JMP SHORT LABEL3. RISC 与 CISC 对比核心考点对比维度RISC精简指令集CISC复杂指令集指令数量少100 条内格式统一多数百条格式复杂指令周期单周期为主CPI≈1多周期为主CPI≈10-20寄存器数量多32 个以上寄存器窗口技术少8-16 个依赖存储器操作访存指令仅 Load/Store 指令访存多种指令支持访存编译器要求高需优化指令调度、寄存器分配低指令功能强无需复杂优化代表架构ARM、RISC-V、MIPSx86、Intel Pentium适用场景移动设备、服务器、嵌入式系统桌面计算机、工作站四、中央处理器CPU核心模块占比 20%-25%1. CPU 组成与工作原理1核心组件运算器ALU执行算术 / 逻辑运算含累加器、暂存器、状态寄存器PSW控制器核心流程取指PC→ 译码ID→ 执行ALU→ 访存MEM→ 写回WB组成程序计数器PC存下条指令地址、指令寄存器IR存当前指令、指令译码器ID、时序产生器、微操作信号发生器寄存器组通用寄存器EAX、EBX、ECX、EDX存放操作数 / 中间结果专用寄存器PC、IR、PSW存进位 / 溢出 / 零标志、SP栈指针、BP基址指针2指令执行过程综合题考点取指周期PC→地址总线→存储器→指令→IRPC 自动 1译码周期IR 中操作码→ID→译码为微操作信号执行周期微操作信号→控制 ALU / 寄存器组执行运算访存周期按需若需访问存储器通过地址总线 / 数据总线传输数据写回周期运算结果→寄存器或存储器2. 指令流水线计算题必考1流水线基本概念定义将指令执行拆分为多个子阶段IF 取指、ID 译码、EX 执行、MEM 访存、WB 写回不同指令并行执行核心优势提高 CPU 吞吐量单位时间完成更多指令2性能指标计算流水线周期T最长子阶段的时间瓶颈阶段吞吐率TP理想 TP1/T单位时间完成指令数n 条指令 TPn/[(kn-1)×T]k 为流水线级数加速比SS 串行执行时间 / 流水线执行时间串行时间 n×k×T流水线时间 (kn-1)×Tn→∞时S→k理想加速比 流水线级数效率EE 加速比 / 流水线级数 S/k理想 E100%3流水线冒险与解决方法冒险类型产生原因解决方法结构冒险多个指令竞争同一硬件资源如同时访存资源重复配置分离 I/D Cache、暂停流水线数据冒险后指令依赖前指令的结果RAW/WAR/WAW数据转发旁路、插入气泡NOP、编译器重排指令控制冒险分支指令导致 PC 突变流水线清空分支预测静态 / 动态、延迟分支、BTB分支目标缓冲3. 多核处理器新增考点核心概念单芯片集成多个独立 CPU 核心共享 L3 Cache 和系统总线私有 L1/L2 Cache关键技术缓存一致性协议MESI解决多核共享数据的缓存同步Modified/Exclusive/Shared/Invalid任务调度OS 将任务分配到不同核心实现并行执行需负载均衡五、存储器层次结构核心模块占比 20%-25%1. 存储系统层次原理层次结构Cache高速缓存→ 主存RAM→ 辅存硬盘 / SSD设计依据局部性原理时间局部性近期访问的数据再次访问概率高空间局部性访问某地址时周边地址访问概率高核心目标以辅存的成本、Cache 的速度提供存储服务等效访问速度≈Cache 速度等效容量≈辅存容量2. Cache高速缓冲存储器1核心功能缓存主存中高频访问的数据减少 CPU 访存时间CPU 访问 Cache 速度是主存的 10-100 倍2映射方式必考映射方式实现逻辑命中率复杂度真题频次直接映射主存块 i→Cache 块 i mod 2^cc 为 Cache 块数对数较低最低高频全相联映射主存块可映射到任意 Cache 块需比较所有标记最高最高中频组相联映射主存块 i→Cache 组 i mod 2^g组内全相联中等中等最高3替换算法LRU最近最少使用替换最近最少访问的块命中率最高需栈 / 计数器实现FIFO先进先出替换最早进入 Cache 的块简单可能替换常用块随机替换随机选择替换块简单命中率最低4写策略写直达Write Through写 Cache 时同时写主存一致性好速度慢写回Write Back仅写 Cache替换时写主存速度快需脏位标记写分配写失效时将主存块调入 Cache 再写配合写回非写分配写失效时直接写主存不调入 Cache配合写直达5命中率与平均访问时间计算题命中率 h 命中次数 / 总访问次数平均访问时间 tah×tc (1-h)×tmtcCache 访问时间tm主存访问时间例h90%tc1nstm100ns→ta0.9×1 0.1×10010.9ns3. 主存储器1分类与特性类型存储原理速度容量成本适用场景SRAM静态 RAM触发器存储数据快小高Cache、寄存器DRAM动态 RAM电容存储数据需定期刷新中大中主存内存ROM只读 ROM熔丝 / 浮栅存储数据断电不丢中中中BIOS、固件程序Flash ROM闪存电擦除可编程断电不丢中大低SSD、U 盘、手机存储2DRAM 刷新原因电容漏电导致数据丢失需每 2-8ms 刷新一次刷新方式集中刷新一段时间内集中刷新所有行CPU 访存阻塞分散刷新每个时钟周期刷新一行不阻塞总线利用率低异步刷新每行按固定间隔刷新平衡阻塞与利用率4. 虚拟存储器综合题高频1核心思想操作系统与 MMU内存管理单元协同将主存与辅存结合为用户提供比主存大的虚拟地址空间2地址转换虚拟地址VA→ MMU查页表 / TLB→ 物理地址PA分页存储虚拟地址 虚拟页号VPN 页内偏移量物理地址 物理页框号PFN 页内偏移量3快表TLB页表的 Cache存储近期访问的页表项VPN→PFN 映射地址转换流程先查 TLB→命中则直接获取 PFN未命中则查页表可能访问主存并更新 TLB4页面置换算法算法核心逻辑特点真题频次OPT最优替换未来最久不使用的页理论最优无法实现中频FIFO替换最早进入主存的页简单可能出现 Belady 异常高频LRU替换最近最少使用的页实际最优需硬件支持最高ClockNRU近似 LRU通过访问位判断效率高实现简单高频六、总线与 I/O 系统占比 15%-20%1. 总线系统1总线定义与分类定义CPU、主存、I/O 设备之间的公共传输线路传输数据、地址、控制信号分类按功能| 总线类型 | 传输内容 | 特性 | 关键指标 ||--------------|-----------------------------------|-------------------------------|---------------------------|| 地址总线AB | 内存 / I/O 端口地址 | 单向传输CPU→外设 | 位数决定寻址范围32 位→4GB|| 数据总线DB | CPU 与外设之间的数据 | 双向传输 | 位数决定单次传输量64 位→8 字节|| 控制总线CB | 控制信号读 / 写、中断请求等 | 双向传输 | 信号类型决定控制能力 |2总线性能指标总线带宽单位时间传输的数据量带宽 总线宽度 × 总线频率 / 8单位 MB/s例64 位总线1333MHz→带宽 64×1333/810664MB/s≈10.4GB/s总线频率总线工作时钟频率如 800MHz、1600MHz总线周期完成一次总线传输的时间1 / 总线频率3总线仲裁与定时总线仲裁解决多个设备竞争总线的问题集中式仲裁由仲裁器分配总线如 PCI 总线支持固定优先级 / 轮换优先级分布式仲裁设备自行竞争总线如 CSMA/CD去中心化总线定时同步定时统一时钟控制传输速度快灵活性差如 DDR 内存总线异步定时握手信号REQ/ACK控制灵活性高支持不同速度设备如 USB 总线2. I/O 系统1I/O 接口控制器功能协调 CPU 与 I/O 设备信号转换、数据缓冲、命令译码、状态反馈核心寄存器数据寄存器DR暂存传输数据命令寄存器CR存储 CPU 命令如读 / 写状态寄存器SR反映设备状态忙 / 就绪 / 出错地址编址统一编址I/O 寄存器与主存统一地址用访存指令访问独立编址I/O 寄存器独立地址用 IN/OUT 指令访问2I/O 传输方式必考传输方式核心逻辑CPU 占用率适用设备真题频次程序查询CPU 循环查询设备状态就绪则传输100%低速设备键盘、打印机高频中断驱动设备就绪发中断CPU 响应并处理低中高速设备磁盘、网卡最高DMA直接存储器访问DMA 控制器直接控总线CPU 不参与传输最低高速设备显卡、SSD高频3中断系统中断处理流程综合题考点中断请求设备发中断信号如键盘按键中断响应CPU 关中断、保护断点PC 值入栈中断服务保护现场→执行中断处理程序→恢复现场中断返回开中断、恢复断点→返回主程序中断向量表存储中断服务程序入口地址中断号对应表项索引如中断号 0x08 对应时钟中断七、核心考点与复习策略1. 题型重点分布选择题概念辨析RISC/CISC、寻址方式、总线类型、简单计算CPI、总线带宽计算题数制转换、补码运算、浮点数运算、流水线性能、Cache 平均访问时间综合题指令执行流程、流水线冒险分析、Cache 映射 虚拟内存地址转换、中断处理流程2. 易错点警示补码运算中负数的补码计算需注意 “反码 1”符号位不变流水线加速比的理想值是级数但实际受冒险影响需考虑阻塞时间Cache 组相联映射的 “组号计算” 是主存块号 mod Cache 组数而非总块数虚拟内存的 TLB 是页表的 Cache未命中时需访问页表可能多次访存DMA 传输时CPU 不参与数据传输但需初始化 DMA 控制器3. 复习建议公式牢记补码运算公式、流水线性能公式、Cache 平均访问时间公式、总线带宽公式对比记忆RISC/CISC、同步 / 异步总线、各种寻址方式 / 映射方式的区别真题训练重点练习综合题指令执行 流水线、Cache 虚拟内存掌握解题逻辑知识关联将 CPU、存储器、总线、I/O 系统串联理解数据传输的完整流程
计算机组成原理 期末复习知识点总结
发布时间：2026/5/23 23:24:36
计算机组成原理期末复习知识点总结期末试题。链接地址前言本文档按 “基础概念→核心模块→实战应用” 逻辑组织涵盖计算机组成原理全部核心知识点标注高频考点、易错点及公式适用于期末复习、考研基础阶段或知识体系梳理。一、计算机系统概述基础铺垫占比 5%-10%1. 计算机系统层次结构硬件层核心是冯・诺依曼体系运算器、控制器、存储器、输入设备、输出设备软件层系统软件OS、编译器、BIOS→ 应用软件办公软件、游戏等核心关系硬件是基础软件通过硬件实现功能固件如 BIOS是软硬件过渡2. 关键性能指标指标定义与公式考点提示响应时间完成单个任务的总时间CPU 时间 I/O 时间 等待时间与吞吐量成反比吞吐量单位时间完成的任务数理想值 1 / 响应时间性能优化的核心目标之一CPU 时钟周期时钟信号的周期T1 / 时钟频率如 2GHz 时钟→T0.5nsCPI平均每条指令的时钟周期数总时钟周期 / 总指令数性能对比的核心指标MIPS百万条指令 / 秒时钟频率 /(CPI×10⁶)仅适用于整数运算MFLOPS百万浮点运算 / 秒科学计算类程序性能指标3. 冯・诺依曼体系 vs 哈佛体系对比维度冯・诺依曼体系哈佛体系存储结构指令与数据同存一个存储器指令存储器与数据存储器分离总线单总线共享传输双总线并行传输核心特点存储程序 程序控制结构简单指令执行速度快结构复杂适用场景通用计算机x86、ARM专用计算机DSP、单片机二、数据表示与运算核心计算模块占比 15%-20%1. 数制与编码1数制转换二进制↔十进制二进制转十进制按权展开例1011.01B 1×2³0×2²1×2¹1×2⁰0×2⁻¹1×2⁻²11.25D十进制转二进制整数 “除 2 取余逆序”小数 “乘 2 取整顺序”二进制↔十六进制4 位二进制 1 位十六进制例1101011B6BH1A3H110100011BBCD 码8421 码0-9 对应 0000-1001加法修正规则结果 9 或有进位时加 6例5813→010110001101→加 6 修正为 100112定点数表示定点整数小数点固定在最低位后如 1101B13D定点小数小数点固定在符号位后如 0.1011B0.6875D符号位0 表示正数1 表示负数原码、反码、补码的符号位不变3补码运算必考补码定义正数[X] 补 [X] 原 [X] 反负数[X] 反 符号位不变 数值位取反[X] 补 [X] 反 1核心公式[XY] 补 [X] 补 [Y] 补[X-Y] 补 [X] 补 [-Y] 补[-Y] 补 对 [Y] 补按位取反 1溢出判断符号位法两正相加得负、两负相加得正→溢出双符号位法变形补码01→正溢10→负溢00/11→无溢出例X0.110Y0.101→[X] 补 00.110[Y] 补 00.101→和为 01.011→正溢4浮点数运算IEEE 754 标准格式单精度 32 位符号位 S (1 位) 阶码 E (8 位) 尾数 M (23 位)阶码 E移码表示偏移量 127E 真值 127尾数 M隐含整数部分 1例M0110→实际尾数 1.0110运算步骤必考对阶小阶向大阶看齐阶码差 ΔE尾数右移 ΔE 位保持数值不变尾数加减按定点小数运算规则计算规格化使尾数最高位为 1左规尾数左移阶码减 1右规尾数右移阶码加 1舍入0 舍 1 入法溢出判断阶码溢出为真溢出尾数溢出可通过规格化修正2. 算术逻辑单元ALU核心功能执行算术运算加减乘除和逻辑运算与、或、非、异或、比较组成加法器核心、移位器、寄存器、控制逻辑乘法实现累加移位法逐位相乘 累加结果除法实现恢复余数法 / 不恢复余数法三、指令系统体系核心占比 15%-20%1. 指令格式设计基本结构操作码OP 地址码A地址码格式分类| 格式 | 结构 | 适用场景 | 优缺点 ||--------------|---------------------|---------------------------|---------------------------------|| 零地址指令 | OP | 栈操作NOP、HALT | 简洁依赖栈 / 累加器 || 一地址指令 | OPA1 | 单操作数INC、DEC | 节省地址码需隐含操作数 || 二地址指令 | OPA1A2 | 双操作数ADD、SUB | 最常用平衡简洁与功能 || 三地址指令 | OPA1A2A3 | 复杂运算结果存 A3 | 功能强地址码占用空间大 |操作码设计固定长度译码快浪费空间如 8 位操作码支持 256 条指令可变长度高频指令短码、低频指令长码节省空间需避免二义性2. 寻址方式高频考点寻址方式有效地址EA计算核心特点适用场景立即寻址EA 指令中的地址码操作数速度最快无需访存小常数操作如 MOV AX, 10直接寻址EAA简单一次访存固定地址访问如访问全局变量间接寻址EA(A)寻址范围大两次访存大地址空间访问寄存器寻址EA 寄存器号速度最快无需访存临时数据存储如寄存器运算寄存器间接寻址EA(寄存器号)结合寄存器与间接寻址优点数组访问、指针操作基址寻址EA 基址寄存器 A位移量支持程序重定位多任务系统基址固定位移量可变变址寻址EA 变址寄存器 A基地址支持数组遍历循环访问数组变址器自增相对寻址EAPCA位移量程序可重定位分支指令如 JMP SHORT LABEL3. RISC 与 CISC 对比核心考点对比维度RISC精简指令集CISC复杂指令集指令数量少100 条内格式统一多数百条格式复杂指令周期单周期为主CPI≈1多周期为主CPI≈10-20寄存器数量多32 个以上寄存器窗口技术少8-16 个依赖存储器操作访存指令仅 Load/Store 指令访存多种指令支持访存编译器要求高需优化指令调度、寄存器分配低指令功能强无需复杂优化代表架构ARM、RISC-V、MIPSx86、Intel Pentium适用场景移动设备、服务器、嵌入式系统桌面计算机、工作站四、中央处理器CPU核心模块占比 20%-25%1. CPU 组成与工作原理1核心组件运算器ALU执行算术 / 逻辑运算含累加器、暂存器、状态寄存器PSW控制器核心流程取指PC→ 译码ID→ 执行ALU→ 访存MEM→ 写回WB组成程序计数器PC存下条指令地址、指令寄存器IR存当前指令、指令译码器ID、时序产生器、微操作信号发生器寄存器组通用寄存器EAX、EBX、ECX、EDX存放操作数 / 中间结果专用寄存器PC、IR、PSW存进位 / 溢出 / 零标志、SP栈指针、BP基址指针2指令执行过程综合题考点取指周期PC→地址总线→存储器→指令→IRPC 自动 1译码周期IR 中操作码→ID→译码为微操作信号执行周期微操作信号→控制 ALU / 寄存器组执行运算访存周期按需若需访问存储器通过地址总线 / 数据总线传输数据写回周期运算结果→寄存器或存储器2. 指令流水线计算题必考1流水线基本概念定义将指令执行拆分为多个子阶段IF 取指、ID 译码、EX 执行、MEM 访存、WB 写回不同指令并行执行核心优势提高 CPU 吞吐量单位时间完成更多指令2性能指标计算流水线周期T最长子阶段的时间瓶颈阶段吞吐率TP理想 TP1/T单位时间完成指令数n 条指令 TPn/[(kn-1)×T]k 为流水线级数加速比SS 串行执行时间 / 流水线执行时间串行时间 n×k×T流水线时间 (kn-1)×Tn→∞时S→k理想加速比 流水线级数效率EE 加速比 / 流水线级数 S/k理想 E100%3流水线冒险与解决方法冒险类型产生原因解决方法结构冒险多个指令竞争同一硬件资源如同时访存资源重复配置分离 I/D Cache、暂停流水线数据冒险后指令依赖前指令的结果RAW/WAR/WAW数据转发旁路、插入气泡NOP、编译器重排指令控制冒险分支指令导致 PC 突变流水线清空分支预测静态 / 动态、延迟分支、BTB分支目标缓冲3. 多核处理器新增考点核心概念单芯片集成多个独立 CPU 核心共享 L3 Cache 和系统总线私有 L1/L2 Cache关键技术缓存一致性协议MESI解决多核共享数据的缓存同步Modified/Exclusive/Shared/Invalid任务调度OS 将任务分配到不同核心实现并行执行需负载均衡五、存储器层次结构核心模块占比 20%-25%1. 存储系统层次原理层次结构Cache高速缓存→ 主存RAM→ 辅存硬盘 / SSD设计依据局部性原理时间局部性近期访问的数据再次访问概率高空间局部性访问某地址时周边地址访问概率高核心目标以辅存的成本、Cache 的速度提供存储服务等效访问速度≈Cache 速度等效容量≈辅存容量2. Cache高速缓冲存储器1核心功能缓存主存中高频访问的数据减少 CPU 访存时间CPU 访问 Cache 速度是主存的 10-100 倍2映射方式必考映射方式实现逻辑命中率复杂度真题频次直接映射主存块 i→Cache 块 i mod 2^cc 为 Cache 块数对数较低最低高频全相联映射主存块可映射到任意 Cache 块需比较所有标记最高最高中频组相联映射主存块 i→Cache 组 i mod 2^g组内全相联中等中等最高3替换算法LRU最近最少使用替换最近最少访问的块命中率最高需栈 / 计数器实现FIFO先进先出替换最早进入 Cache 的块简单可能替换常用块随机替换随机选择替换块简单命中率最低4写策略写直达Write Through写 Cache 时同时写主存一致性好速度慢写回Write Back仅写 Cache替换时写主存速度快需脏位标记写分配写失效时将主存块调入 Cache 再写配合写回非写分配写失效时直接写主存不调入 Cache配合写直达5命中率与平均访问时间计算题命中率 h 命中次数 / 总访问次数平均访问时间 tah×tc (1-h)×tmtcCache 访问时间tm主存访问时间例h90%tc1nstm100ns→ta0.9×1 0.1×10010.9ns3. 主存储器1分类与特性类型存储原理速度容量成本适用场景SRAM静态 RAM触发器存储数据快小高Cache、寄存器DRAM动态 RAM电容存储数据需定期刷新中大中主存内存ROM只读 ROM熔丝 / 浮栅存储数据断电不丢中中中BIOS、固件程序Flash ROM闪存电擦除可编程断电不丢中大低SSD、U 盘、手机存储2DRAM 刷新原因电容漏电导致数据丢失需每 2-8ms 刷新一次刷新方式集中刷新一段时间内集中刷新所有行CPU 访存阻塞分散刷新每个时钟周期刷新一行不阻塞总线利用率低异步刷新每行按固定间隔刷新平衡阻塞与利用率4. 虚拟存储器综合题高频1核心思想操作系统与 MMU内存管理单元协同将主存与辅存结合为用户提供比主存大的虚拟地址空间2地址转换虚拟地址VA→ MMU查页表 / TLB→ 物理地址PA分页存储虚拟地址 虚拟页号VPN 页内偏移量物理地址 物理页框号PFN 页内偏移量3快表TLB页表的 Cache存储近期访问的页表项VPN→PFN 映射地址转换流程先查 TLB→命中则直接获取 PFN未命中则查页表可能访问主存并更新 TLB4页面置换算法算法核心逻辑特点真题频次OPT最优替换未来最久不使用的页理论最优无法实现中频FIFO替换最早进入主存的页简单可能出现 Belady 异常高频LRU替换最近最少使用的页实际最优需硬件支持最高ClockNRU近似 LRU通过访问位判断效率高实现简单高频六、总线与 I/O 系统占比 15%-20%1. 总线系统1总线定义与分类定义CPU、主存、I/O 设备之间的公共传输线路传输数据、地址、控制信号分类按功能| 总线类型 | 传输内容 | 特性 | 关键指标 ||--------------|-----------------------------------|-------------------------------|---------------------------|| 地址总线AB | 内存 / I/O 端口地址 | 单向传输CPU→外设 | 位数决定寻址范围32 位→4GB|| 数据总线DB | CPU 与外设之间的数据 | 双向传输 | 位数决定单次传输量64 位→8 字节|| 控制总线CB | 控制信号读 / 写、中断请求等 | 双向传输 | 信号类型决定控制能力 |2总线性能指标总线带宽单位时间传输的数据量带宽 总线宽度 × 总线频率 / 8单位 MB/s例64 位总线1333MHz→带宽 64×1333/810664MB/s≈10.4GB/s总线频率总线工作时钟频率如 800MHz、1600MHz总线周期完成一次总线传输的时间1 / 总线频率3总线仲裁与定时总线仲裁解决多个设备竞争总线的问题集中式仲裁由仲裁器分配总线如 PCI 总线支持固定优先级 / 轮换优先级分布式仲裁设备自行竞争总线如 CSMA/CD去中心化总线定时同步定时统一时钟控制传输速度快灵活性差如 DDR 内存总线异步定时握手信号REQ/ACK控制灵活性高支持不同速度设备如 USB 总线2. I/O 系统1I/O 接口控制器功能协调 CPU 与 I/O 设备信号转换、数据缓冲、命令译码、状态反馈核心寄存器数据寄存器DR暂存传输数据命令寄存器CR存储 CPU 命令如读 / 写状态寄存器SR反映设备状态忙 / 就绪 / 出错地址编址统一编址I/O 寄存器与主存统一地址用访存指令访问独立编址I/O 寄存器独立地址用 IN/OUT 指令访问2I/O 传输方式必考传输方式核心逻辑CPU 占用率适用设备真题频次程序查询CPU 循环查询设备状态就绪则传输100%低速设备键盘、打印机高频中断驱动设备就绪发中断CPU 响应并处理低中高速设备磁盘、网卡最高DMA直接存储器访问DMA 控制器直接控总线CPU 不参与传输最低高速设备显卡、SSD高频3中断系统中断处理流程综合题考点中断请求设备发中断信号如键盘按键中断响应CPU 关中断、保护断点PC 值入栈中断服务保护现场→执行中断处理程序→恢复现场中断返回开中断、恢复断点→返回主程序中断向量表存储中断服务程序入口地址中断号对应表项索引如中断号 0x08 对应时钟中断七、核心考点与复习策略1. 题型重点分布选择题概念辨析RISC/CISC、寻址方式、总线类型、简单计算CPI、总线带宽计算题数制转换、补码运算、浮点数运算、流水线性能、Cache 平均访问时间综合题指令执行流程、流水线冒险分析、Cache 映射 虚拟内存地址转换、中断处理流程2. 易错点警示补码运算中负数的补码计算需注意 “反码 1”符号位不变流水线加速比的理想值是级数但实际受冒险影响需考虑阻塞时间Cache 组相联映射的 “组号计算” 是主存块号 mod Cache 组数而非总块数虚拟内存的 TLB 是页表的 Cache未命中时需访问页表可能多次访存DMA 传输时CPU 不参与数据传输但需初始化 DMA 控制器3. 复习建议公式牢记补码运算公式、流水线性能公式、Cache 平均访问时间公式、总线带宽公式对比记忆RISC/CISC、同步 / 异步总线、各种寻址方式 / 映射方式的区别真题训练重点练习综合题指令执行 流水线、Cache 虚拟内存掌握解题逻辑知识关联将 CPU、存储器、总线、I/O 系统串联理解数据传输的完整流程
