1. 从“线”与“寄存器”的物理世界说起刚接触Verilog的朋友十有八九会在wire和reg这两个变量类型上犯迷糊。这太正常了因为在我们熟悉的C、Java、Python这些软件编程语言里压根没有这种概念。你定义一个int a它既能存数据又能参与运算还能被重新赋值功能是“三位一体”的。但在Verilog描述的硬件世界里事情就完全不一样了。这里的一切最终都要映射到真实的硅片电路上而wire和reg正是对两种最基本电路实体的抽象。理解它们不是语法问题而是思维方式从“软件顺序执行”到“硬件并行运行”的转变。简单说wire就是一根“导线”而reg就是一个“存储单元”。这篇文章我就结合自己踩过的坑和项目经验帮你彻底理清这两者的区别、联系和那些教科书里不讲的实操细节。2. 核心本质功能与状态的深度解析2.1 Wire电路的“血管”与“神经”你可以把wire想象成PCB板上一根实实在在的导线或者芯片内部金属层刻蚀出来的连线。它的核心职责只有一个传递信号。这根“导线”本身不生产电信号数据它只是信号的搬运工。核心特性一无状态性。这是理解wire的关键。一根导线在某一时刻的电压代表逻辑1或0是多少完全取决于此刻谁在驱动它。它自己没有“记忆”能力不会记住上一秒的电压值。在Verilog中这意味着wire型变量的值由其驱动源实时、连续地决定。只要驱动源的值一变wire的值几乎同时在仿真中是零延迟综合后是门级电路的传播延迟跟着改变。所以wire天生就是用来描述组合逻辑的——输出只依赖于当前输入的逻辑函数。核心特性二默认连接属性。所有module的输入input和输出output端口如果没有特别声明类型默认就是wire型。这非常符合直觉一个模块的端口不就是用来和外部电路“连线”的吗例如你定义一个模块module my_module(input a, output b);这里的a和b本质上就是wire。注意这里有个初学者极易混淆的点。input端口默认为wire意味着模块内部不能直接给这个input端口赋值它只能被外部驱动但你可以把它当作一个wire信号来读取。而output端口默认为wire意味着模块内部必须用assign语句或通过wire型连线来驱动它。2.2 Reg数据的“暂存器”与“状态记忆体”reg则是对寄存器Register或触发器Flip-Flop的抽象。在物理电路里这是一个有记忆功能的单元通常由时钟信号控制。它的核心功能是在特定的时刻通常是时钟边沿捕获并保存一个数据值并保持这个值直到下一个特定时刻到来。核心特性一有状态性。这是reg与wire最根本的区别。一个reg变量在时钟边沿被赋值后它的值会稳定保持直到下一个赋值事件发生。这个“保持”的能力正是实现时序逻辑的基础。计数器、状态机、数据流水线所有这些需要“记忆”过去状态的功能都离不开reg。核心特性二行为上的“变量”模拟。在always块中reg的使用方式很像软件中的变量你可以用或阻塞与非阻塞赋值这是另一个大坑本文先不展开给它赋值它可以出现在表达式的右边参与计算。这给硬件描述带来了灵活性但切记这仅仅是行为级建模的语法最终综合成的电路仍然是一个个受时钟控制的物理寄存器。一个关键澄清reg不一定被综合成寄存器这是很多人的误解。reg类型只是一个行为建模的概念。是否综合成实际的寄存器取决于它的赋值上下文。如果一个reg型变量是在一个电平敏感的always块如always (*)中被赋值那么它实际上描述的是一个组合逻辑综合工具会把它实现为一些门电路而不是触发器。例如reg comb_out; always (*) begin comb_out a b; // 尽管是reg型但描述的是组合逻辑综合后就是一根线与门输出 end只有当reg在边沿敏感的always块如always (posedge clk)中被赋值时它才会被综合成真正的物理寄存器。3. 赋值方式驱动与更新的哲学差异赋值方式是体现wire和reg本质差异最直观的地方也直接关系到代码的综合结果。3.1 Wire的赋值持续的驱动wire只能被连续赋值。想象一下你把一个电源驱动源接到一根导线上只要电源开着导线就始终被驱动在那个电压上。声明时赋值在定义wire的同时给它一个初始驱动。wire my_wire 1b1; // 这根“线”被持续地驱动为高电平这种方式等同于在声明后立即跟一条assign语句。需要注意的是这个初始值在仿真开始时有效但在可综合设计中初始值通常会被忽略硬件上电后的状态是不确定的。依赖初始值进行逻辑设计是不可靠的。使用assign关键字这是更常见、更灵活的方式。wire out; assign out (sel a) | (~sel b); // 一个二选一选择器的组合逻辑描述assign语句描述了一个持续的、并行的驱动关系。等式右边任何信号的变化都会立即导致左边wire值的重新计算和更新。整个设计中的所有assign语句都是同时并发执行的。关于wire的默认值高阻态z当一个wire没有被任何assign语句或模块输出驱动时它就处于高阻态相当于这根导线在电路中被悬空了。在总线结构中多个设备可以驱动同一根总线通过输出z来让出总线控制权。但在一般的模块内部逻辑中出现未驱动的wire通常意味着设计错误综合工具会给出警告。3.2 Reg的赋值过程的更新reg只能在过程块initial或always中被赋值。过程块内部的语句是“顺序执行”的指仿真语义但多个过程块之间是并行的。在always块中赋值这是reg最标准的使用场景。reg [7:0] counter; always (posedge clk or posedge rst) begin if (rst) begin counter 8b0; // 复位时清零 end else begin counter counter 1; // 每个时钟上升沿加1 end end这个例子展示了时序逻辑counter这个reg的值在时钟边沿被更新并保持一个周期。组合逻辑中的reg如前所述在电平敏感的always块中reg扮演的是“临时变量”或组合逻辑输出的角色。reg reg_comb; always (*) begin // (*) 表示对块内所有输入信号敏感 reg_comb a ^ b; // 异或运算 end虽然用了reg但综合后reg_comb就是一根由异或门驱动的“线”。这里使用reg类型仅仅是因为Verilog语法规定always块内赋值的左值必须是reg型。关于reg的默认值不定态x在仿真中一个声明了但未被赋值的reg变量其值为x表示未知。这有助于在仿真初期发现设计问题。同样在硬件上电时真实的寄存器状态也是不可预测的必须通过复位信号将其置于已知状态这是可靠设计的关键。4. 使用场景与端口连接规则4.1 模块内部信号声明该用wire时所有你希望直接代表一条连续连接、实现组合逻辑功能的信号。例如两个模块实例之间的连线一个复杂组合逻辑的中间节点。wire decoder_out; // 译码器输出 wire and_result; // 与门结果 assign and_result signal_a signal_b;该用reg时所有需要在下个时钟周期保持其值的信号或者在always块中需要被赋值的信号即使最终综合成组合逻辑。例如状态机状态变量、计数器、数据流水线中的各级寄存器、在always块中计算的中间结果。reg [2:0] state; // 状态机状态 reg [31:0] data_pipeline [0:3]; // 深度为4的数据流水线 reg temp_calc; // always块内的临时计算变量4.2 模块端口连接的精讲与避坑这是错误高发区我们结合“驱动”和“被驱动”的概念来理解。模块的输入端口input本质对于模块内部而言input端口是一个被外部驱动的信号输入点。内部电路只能读取它的值。连接规则在实例化该模块时连接到input端口的信号可以是上一级模块的outputwire型也可以是当前模块中一个reg型变量的值。为什么reg也可以因为从外部看你是在用这个reg的值去驱动被实例化模块的输入。这相当于一个隐含的连续赋值module_instance.input_port my_reg;。只要my_reg的值在变化输入就在被持续驱动。模块的输出端口output本质对于模块内部而言output端口是一个需要被内部电路驱动的信号输出点。连接规则重点在模块内部驱动一个output端口必须使用assign语句此时output默认为wire或者在always块中给一个声明为reg类型的output赋值。在Verilog-2001标准中允许在声明端口时直接指定其类型为reg这通常是因为该输出需要在always块中赋值。module my_module( input clk, output reg reg_out // 声明为reg类型的输出 ); always (posedge clk) begin reg_out ...; end在实例化该模块时连接到其output端口的信号必须是wire型或者是一个未连接的高阻态z。因为你是在用一个wire去接收来自模块的输出驱动。你绝不可能用一个reg去“接收”驱动这违背了reg只能在过程块中被赋值的语法规则。一个经典错误示例分析module sub_module(output out); assign out 1b1; endmodule module top; reg my_reg; // 错误这里用了reg sub_module u1(.out(my_reg)); // 试图用reg连接模块的输出端口 endmodule这段代码会报错。在top模块中u1.out驱动了my_reg但my_reg是reg型不能在always或initial块外被连续驱动。正确的做法是将my_reg改为wire my_wire;。5. 位宽陷阱与向量声明这是从软件转向硬件描述语言时另一个必踩的坑。在C语言里int a 0x0E;a就是14。但在Verilog里如果你写wire a 4he;你以为a是4比特宽的141110实际上你声明的是一个单比特的wire而4he是一个4比特常数。Verilog在这种情况下会进行隐式截断只取常数的最低位0赋值给a。所以a的值是1b0而不是你预期的4b1110。正确做法始终显式声明位宽。wire [3:0] bus_wire 4he; // 现在 bus_wire 是 4-bit 的 14 reg [7:0] data_reg; // 8-bit 寄存器 reg [31:0] memory [0:1023]; // 32-bit 宽深度1024的存储器数组由reg构成对于reg和wire都一样声明时[n:0]表示从最高位n到最低位0。良好的编码习惯是从一开始就明确每个信号的位宽这能避免大量难以调试的位宽不匹配错误。6. 综合与实践经验谈理解了基本规则后如何在工程中游刃有余地使用它们下面是一些实战心得。6.1 可综合编码风格建议默认使用wire对于简单的中间连线、组合逻辑输出优先使用wire和assign。代码意图清晰直接对应到门级电路。reg用于两类场景时序逻辑明确需要时钟控制的信号如状态、计数器、打拍寄存器。复杂组合逻辑的中间变量当组合逻辑表达式非常复杂时可以在always (*)块中用reg型变量将其分解为多步提高代码可读性。综合工具会将其优化为纯组合电路。谨慎使用initialinitial块通常仅用于仿真测试激励的生成绝大多数综合工具不支持对硬件reg进行initial赋值除了一些FPGA允许在配置时初始化BRAM内容。硬件初始化必须通过复位信号实现。端口声明现代化使用ANSI-C风格的端口声明将类型和方向写在一起更简洁且不易出错。// 传统风格容易漏声明类型 module old_style(a, b, c); input a; input wire b; output reg c; ... endmodule // ANSI-C风格推荐 module new_style( input a, // 默认为 wire input wire b, // 显式声明为 wire output reg c // 显式声明为 reg ); ... endmodule6.2 常见问题与调试技巧编译警告wirehas multiple drivers问题同一个wire型信号被多个assign语句或模块输出驱动。这在物理上相当于把多个输出端口短路在一起是冲突的。排查检查所有assign语句和子模块的输出连接找到所有驱动该信号的地方。通常出现在三态总线控制逻辑错误或者代码拷贝粘贴后信号名未修改的情况。仿真中出现高阻z或不定态xz高阻检查该wire信号是否没有任何驱动源assign或模块输出连接。可能是端口忘记连接或者驱动它的逻辑在某种条件下没有赋值例如if或case语句分支不全。x不定态对于reg检查在always块的所有可能执行路径下该reg是否都被赋值。特别是if-else和case语句必须保证无遗漏的分支或者在最开始给一个默认值。always (*) begin out 1bx; // 先给一个默认值避免锁存器 case (sel) 2b00: out a; 2b01: out b; // 如果sel是2b10或2b11out将保持为x这可能会综合出锁存器 endcase end对于wire其驱动源可能是某个reg本身是x。综合后报告生成了非预期的锁存器Latch根源这是在电平敏感的always块中对reg变量赋值不完全导致的。如果某些输入条件下reg没有被赋值综合工具为了保持其之前的值就必须生成一个具有记忆功能的锁存器。在同步数字设计中锁存器通常是不受欢迎的因为它对毛刺敏感且时序分析困难。解决确保组合逻辑的always块中在所有的输入条件下每一个reg型输出都有明确的赋值。使用default分支或初始默认赋值可以完美避免。// 好的风格避免锁存器 always (*) begin // 方法1使用default case (sel) 2b00: out a; 2b01: out b; default: out 1b0; endcase // 方法2先给默认值 out 1b0; if (en) begin out a b; end end掌握wire和reg的区别是写出正确、可综合、高性能Verilog代码的基石。它强迫你以硬件并发的思维方式去思考数据流和控制流。刚开始可能会觉得束缚但一旦习惯你就能精准地控制综合工具生成你想要的电路。记住你不是在写软件而是在“画”一张用代码描述的电路图。每一条wire都是一根线每一个在时钟边沿赋值的reg都是一个寄存器而assign和always块就是连接它们的画笔和规则。
Verilog中wire与reg的本质区别：从硬件思维到可综合代码实践
发布时间：2026/5/23 20:56:51
1. 从“线”与“寄存器”的物理世界说起刚接触Verilog的朋友十有八九会在wire和reg这两个变量类型上犯迷糊。这太正常了因为在我们熟悉的C、Java、Python这些软件编程语言里压根没有这种概念。你定义一个int a它既能存数据又能参与运算还能被重新赋值功能是“三位一体”的。但在Verilog描述的硬件世界里事情就完全不一样了。这里的一切最终都要映射到真实的硅片电路上而wire和reg正是对两种最基本电路实体的抽象。理解它们不是语法问题而是思维方式从“软件顺序执行”到“硬件并行运行”的转变。简单说wire就是一根“导线”而reg就是一个“存储单元”。这篇文章我就结合自己踩过的坑和项目经验帮你彻底理清这两者的区别、联系和那些教科书里不讲的实操细节。2. 核心本质功能与状态的深度解析2.1 Wire电路的“血管”与“神经”你可以把wire想象成PCB板上一根实实在在的导线或者芯片内部金属层刻蚀出来的连线。它的核心职责只有一个传递信号。这根“导线”本身不生产电信号数据它只是信号的搬运工。核心特性一无状态性。这是理解wire的关键。一根导线在某一时刻的电压代表逻辑1或0是多少完全取决于此刻谁在驱动它。它自己没有“记忆”能力不会记住上一秒的电压值。在Verilog中这意味着wire型变量的值由其驱动源实时、连续地决定。只要驱动源的值一变wire的值几乎同时在仿真中是零延迟综合后是门级电路的传播延迟跟着改变。所以wire天生就是用来描述组合逻辑的——输出只依赖于当前输入的逻辑函数。核心特性二默认连接属性。所有module的输入input和输出output端口如果没有特别声明类型默认就是wire型。这非常符合直觉一个模块的端口不就是用来和外部电路“连线”的吗例如你定义一个模块module my_module(input a, output b);这里的a和b本质上就是wire。注意这里有个初学者极易混淆的点。input端口默认为wire意味着模块内部不能直接给这个input端口赋值它只能被外部驱动但你可以把它当作一个wire信号来读取。而output端口默认为wire意味着模块内部必须用assign语句或通过wire型连线来驱动它。2.2 Reg数据的“暂存器”与“状态记忆体”reg则是对寄存器Register或触发器Flip-Flop的抽象。在物理电路里这是一个有记忆功能的单元通常由时钟信号控制。它的核心功能是在特定的时刻通常是时钟边沿捕获并保存一个数据值并保持这个值直到下一个特定时刻到来。核心特性一有状态性。这是reg与wire最根本的区别。一个reg变量在时钟边沿被赋值后它的值会稳定保持直到下一个赋值事件发生。这个“保持”的能力正是实现时序逻辑的基础。计数器、状态机、数据流水线所有这些需要“记忆”过去状态的功能都离不开reg。核心特性二行为上的“变量”模拟。在always块中reg的使用方式很像软件中的变量你可以用或阻塞与非阻塞赋值这是另一个大坑本文先不展开给它赋值它可以出现在表达式的右边参与计算。这给硬件描述带来了灵活性但切记这仅仅是行为级建模的语法最终综合成的电路仍然是一个个受时钟控制的物理寄存器。一个关键澄清reg不一定被综合成寄存器这是很多人的误解。reg类型只是一个行为建模的概念。是否综合成实际的寄存器取决于它的赋值上下文。如果一个reg型变量是在一个电平敏感的always块如always (*)中被赋值那么它实际上描述的是一个组合逻辑综合工具会把它实现为一些门电路而不是触发器。例如reg comb_out; always (*) begin comb_out a b; // 尽管是reg型但描述的是组合逻辑综合后就是一根线与门输出 end只有当reg在边沿敏感的always块如always (posedge clk)中被赋值时它才会被综合成真正的物理寄存器。3. 赋值方式驱动与更新的哲学差异赋值方式是体现wire和reg本质差异最直观的地方也直接关系到代码的综合结果。3.1 Wire的赋值持续的驱动wire只能被连续赋值。想象一下你把一个电源驱动源接到一根导线上只要电源开着导线就始终被驱动在那个电压上。声明时赋值在定义wire的同时给它一个初始驱动。wire my_wire 1b1; // 这根“线”被持续地驱动为高电平这种方式等同于在声明后立即跟一条assign语句。需要注意的是这个初始值在仿真开始时有效但在可综合设计中初始值通常会被忽略硬件上电后的状态是不确定的。依赖初始值进行逻辑设计是不可靠的。使用assign关键字这是更常见、更灵活的方式。wire out; assign out (sel a) | (~sel b); // 一个二选一选择器的组合逻辑描述assign语句描述了一个持续的、并行的驱动关系。等式右边任何信号的变化都会立即导致左边wire值的重新计算和更新。整个设计中的所有assign语句都是同时并发执行的。关于wire的默认值高阻态z当一个wire没有被任何assign语句或模块输出驱动时它就处于高阻态相当于这根导线在电路中被悬空了。在总线结构中多个设备可以驱动同一根总线通过输出z来让出总线控制权。但在一般的模块内部逻辑中出现未驱动的wire通常意味着设计错误综合工具会给出警告。3.2 Reg的赋值过程的更新reg只能在过程块initial或always中被赋值。过程块内部的语句是“顺序执行”的指仿真语义但多个过程块之间是并行的。在always块中赋值这是reg最标准的使用场景。reg [7:0] counter; always (posedge clk or posedge rst) begin if (rst) begin counter 8b0; // 复位时清零 end else begin counter counter 1; // 每个时钟上升沿加1 end end这个例子展示了时序逻辑counter这个reg的值在时钟边沿被更新并保持一个周期。组合逻辑中的reg如前所述在电平敏感的always块中reg扮演的是“临时变量”或组合逻辑输出的角色。reg reg_comb; always (*) begin // (*) 表示对块内所有输入信号敏感 reg_comb a ^ b; // 异或运算 end虽然用了reg但综合后reg_comb就是一根由异或门驱动的“线”。这里使用reg类型仅仅是因为Verilog语法规定always块内赋值的左值必须是reg型。关于reg的默认值不定态x在仿真中一个声明了但未被赋值的reg变量其值为x表示未知。这有助于在仿真初期发现设计问题。同样在硬件上电时真实的寄存器状态也是不可预测的必须通过复位信号将其置于已知状态这是可靠设计的关键。4. 使用场景与端口连接规则4.1 模块内部信号声明该用wire时所有你希望直接代表一条连续连接、实现组合逻辑功能的信号。例如两个模块实例之间的连线一个复杂组合逻辑的中间节点。wire decoder_out; // 译码器输出 wire and_result; // 与门结果 assign and_result signal_a signal_b;该用reg时所有需要在下个时钟周期保持其值的信号或者在always块中需要被赋值的信号即使最终综合成组合逻辑。例如状态机状态变量、计数器、数据流水线中的各级寄存器、在always块中计算的中间结果。reg [2:0] state; // 状态机状态 reg [31:0] data_pipeline [0:3]; // 深度为4的数据流水线 reg temp_calc; // always块内的临时计算变量4.2 模块端口连接的精讲与避坑这是错误高发区我们结合“驱动”和“被驱动”的概念来理解。模块的输入端口input本质对于模块内部而言input端口是一个被外部驱动的信号输入点。内部电路只能读取它的值。连接规则在实例化该模块时连接到input端口的信号可以是上一级模块的outputwire型也可以是当前模块中一个reg型变量的值。为什么reg也可以因为从外部看你是在用这个reg的值去驱动被实例化模块的输入。这相当于一个隐含的连续赋值module_instance.input_port my_reg;。只要my_reg的值在变化输入就在被持续驱动。模块的输出端口output本质对于模块内部而言output端口是一个需要被内部电路驱动的信号输出点。连接规则重点在模块内部驱动一个output端口必须使用assign语句此时output默认为wire或者在always块中给一个声明为reg类型的output赋值。在Verilog-2001标准中允许在声明端口时直接指定其类型为reg这通常是因为该输出需要在always块中赋值。module my_module( input clk, output reg reg_out // 声明为reg类型的输出 ); always (posedge clk) begin reg_out ...; end在实例化该模块时连接到其output端口的信号必须是wire型或者是一个未连接的高阻态z。因为你是在用一个wire去接收来自模块的输出驱动。你绝不可能用一个reg去“接收”驱动这违背了reg只能在过程块中被赋值的语法规则。一个经典错误示例分析module sub_module(output out); assign out 1b1; endmodule module top; reg my_reg; // 错误这里用了reg sub_module u1(.out(my_reg)); // 试图用reg连接模块的输出端口 endmodule这段代码会报错。在top模块中u1.out驱动了my_reg但my_reg是reg型不能在always或initial块外被连续驱动。正确的做法是将my_reg改为wire my_wire;。5. 位宽陷阱与向量声明这是从软件转向硬件描述语言时另一个必踩的坑。在C语言里int a 0x0E;a就是14。但在Verilog里如果你写wire a 4he;你以为a是4比特宽的141110实际上你声明的是一个单比特的wire而4he是一个4比特常数。Verilog在这种情况下会进行隐式截断只取常数的最低位0赋值给a。所以a的值是1b0而不是你预期的4b1110。正确做法始终显式声明位宽。wire [3:0] bus_wire 4he; // 现在 bus_wire 是 4-bit 的 14 reg [7:0] data_reg; // 8-bit 寄存器 reg [31:0] memory [0:1023]; // 32-bit 宽深度1024的存储器数组由reg构成对于reg和wire都一样声明时[n:0]表示从最高位n到最低位0。良好的编码习惯是从一开始就明确每个信号的位宽这能避免大量难以调试的位宽不匹配错误。6. 综合与实践经验谈理解了基本规则后如何在工程中游刃有余地使用它们下面是一些实战心得。6.1 可综合编码风格建议默认使用wire对于简单的中间连线、组合逻辑输出优先使用wire和assign。代码意图清晰直接对应到门级电路。reg用于两类场景时序逻辑明确需要时钟控制的信号如状态、计数器、打拍寄存器。复杂组合逻辑的中间变量当组合逻辑表达式非常复杂时可以在always (*)块中用reg型变量将其分解为多步提高代码可读性。综合工具会将其优化为纯组合电路。谨慎使用initialinitial块通常仅用于仿真测试激励的生成绝大多数综合工具不支持对硬件reg进行initial赋值除了一些FPGA允许在配置时初始化BRAM内容。硬件初始化必须通过复位信号实现。端口声明现代化使用ANSI-C风格的端口声明将类型和方向写在一起更简洁且不易出错。// 传统风格容易漏声明类型 module old_style(a, b, c); input a; input wire b; output reg c; ... endmodule // ANSI-C风格推荐 module new_style( input a, // 默认为 wire input wire b, // 显式声明为 wire output reg c // 显式声明为 reg ); ... endmodule6.2 常见问题与调试技巧编译警告wirehas multiple drivers问题同一个wire型信号被多个assign语句或模块输出驱动。这在物理上相当于把多个输出端口短路在一起是冲突的。排查检查所有assign语句和子模块的输出连接找到所有驱动该信号的地方。通常出现在三态总线控制逻辑错误或者代码拷贝粘贴后信号名未修改的情况。仿真中出现高阻z或不定态xz高阻检查该wire信号是否没有任何驱动源assign或模块输出连接。可能是端口忘记连接或者驱动它的逻辑在某种条件下没有赋值例如if或case语句分支不全。x不定态对于reg检查在always块的所有可能执行路径下该reg是否都被赋值。特别是if-else和case语句必须保证无遗漏的分支或者在最开始给一个默认值。always (*) begin out 1bx; // 先给一个默认值避免锁存器 case (sel) 2b00: out a; 2b01: out b; // 如果sel是2b10或2b11out将保持为x这可能会综合出锁存器 endcase end对于wire其驱动源可能是某个reg本身是x。综合后报告生成了非预期的锁存器Latch根源这是在电平敏感的always块中对reg变量赋值不完全导致的。如果某些输入条件下reg没有被赋值综合工具为了保持其之前的值就必须生成一个具有记忆功能的锁存器。在同步数字设计中锁存器通常是不受欢迎的因为它对毛刺敏感且时序分析困难。解决确保组合逻辑的always块中在所有的输入条件下每一个reg型输出都有明确的赋值。使用default分支或初始默认赋值可以完美避免。// 好的风格避免锁存器 always (*) begin // 方法1使用default case (sel) 2b00: out a; 2b01: out b; default: out 1b0; endcase // 方法2先给默认值 out 1b0; if (en) begin out a b; end end掌握wire和reg的区别是写出正确、可综合、高性能Verilog代码的基石。它强迫你以硬件并发的思维方式去思考数据流和控制流。刚开始可能会觉得束缚但一旦习惯你就能精准地控制综合工具生成你想要的电路。记住你不是在写软件而是在“画”一张用代码描述的电路图。每一条wire都是一根线每一个在时钟边沿赋值的reg都是一个寄存器而assign和always块就是连接它们的画笔和规则。
