Pipelined-ADC设计实战——从系统架构到模块指标分解

1. 流水线ADC系统架构选择在开始设计Pipelined-ADC时第一道坎就是系统架构的选择。这就像盖房子前要确定楼层数和每层面积一样直接影响整个设计的成败。我当年第一次做2.5位/级结构时就深刻体会到这个选择的重要性。最常见的架构有1.5位/级和2.5位/级两种。1.5位结构每级只需要1个比较器对运放要求低但需要更多级数。就像用更多的小齿轮来带动大机器虽然每个齿轮受力小但传动链长。实测下来一个10位ADC用1.5位结构需要9级而2.5位结构只需5级1个2位Flash ADC。这里有个实用经验2.5位结构每级需要3个比较器但总功耗反而更低。因为级数减少后运放数量从9个降到5个而运放才是真正的耗电大户。我在40nm工艺下实测相同性能下2.5位结构比1.5位节省约30%功耗。具体到参数设计2.5位结构的级间增益为4倍2^2意味着后级噪声会被前级增益压制。这带来个重要好处后级电容可以等比缩小。比如第一级采样电容为C第二级就可以用C/4第三级C/16这样总面积反而比1.5位结构更小。2. 关键模块指标分解方法2.1 采样保持电路设计采样保持电路是ADC的门面所有信号都要经过它。设计时最头疼的就是电容取值——大了增加面积小了噪声超标。我的经验是从热噪声倒推假设12位ADCVFS1V量化噪声功率为Vq² (VFS/2^N)²/12 ≈ 0.017mV²要求热噪声小于量化噪声通常取KT/C Vq²/4。在室温300K时C 4kT/Vq² ≈ 1.2pF但实际要考虑各级噪声叠加首级电容建议取计算值的2倍。我在28nm工艺下常用2.5pF作为起始值后级按4倍递减。运放GBW的选择更有意思。采样阶段需要满足GBW 5/(2π·Ts)其中Ts是采样时间。比如500MS/s ADCTs1ns则GBW需要800MHz。但实际还要考虑建立误差建议留30%余量取1GHz更稳妥。2.2 MDAC设计要点MDAC Multiplying DAC是流水线的核心我习惯把它比作接力赛跑中的交接区。设计时有三个关键参数反馈系数β2.5位结构典型值为1/4。这个值直接影响运放增益要求Amin 2^(N1)/β 2^13 8192 (约78dB)建立时间常数τ1/(β·GBW)。要达到0.1%精度需要8τ因此GBW 8/(β·Tsettling)电容匹配要求对于12位精度需要σ(ΔC/C)0.025%。建议采用共质心版图结构并用dummy电容包围。3. 非理想因素实战处理3.1 开关非线性的破解之道MOS开关的非线性主要来自导通电阻随输入电压变化。我常用的解决方案是采用bootstrapped开关将栅源电压固定使Ron恒定并联互补开关NMOS和PMOS并联非线性互相抵消降低信号摆幅用1.2V供电时将输入范围控制在0.3-0.9V实测数据显示普通开关在1Vpp输入时THD约-50dB而采用自举开关可提升到-75dB。不过自举电路会增加约10%的功耗。3.2 电荷注入补偿技巧电荷注入会导致采样电压跳变我在项目中总结出三种应对方案底极板采样技术将注入电荷引导到地而非信号路径虚拟开关补偿添加半尺寸开关管注入反向电荷差分结构共模电荷注入会被自然抵消版图设计时要注意开关管的对称布局我在40nm设计中使用交叉耦合的finger结构使电荷注入失配降低到0.1mV以内。3.3 时钟抖动控制方案高速ADC最怕时钟抖动我的经验法则是抖动要小于0.5LSB/(2π·fin)。对于12位100MHz输入信号tjitter (1V/4096)/(2π×100MHz) ≈ 0.4ps实现方案采用LC振荡器代替环形振荡器使用低噪声LDO给PLL供电时钟走线采用差分屏蔽布线在PCB层面我会用专门的时钟层并保持阻抗匹配。实测表明良好的时钟设计可以使SNR提升3-5dB。4. 设计验证与优化4.1 蒙特卡洛分析方法面对工艺偏差我习惯用蒙特卡洛仿真验证鲁棒性。重点观察电容失配导致的DNL/INL运放失调引起的零点误差随机抖动对SNR的影响建议跑至少500次仿真我在最近的项目中发现增加10%的电容面积可以使良率从85%提升到99%。4.2 数字校准技术现代ADC离不开数字校准我常用的方法有后台校准注入伪随机信号实时修正系数前台校准上电时进行全量程扫描混合校准结合两者优势具体实现时建议预留10%的硬件开销用于校准电路。比如在12位ADC中加入14位DAC留出调整余量。4.3 功耗优化策略低功耗设计的黄金法则是按需分配。我的优化步骤通常是前仿真确定各模块噪声贡献按噪声预算重新分配电流对非关键路径降低spec在28nm工艺下通过这种优化可以使功耗降低20-40%。比如将后级运放的GBW从1GHz降到600MHz单级就能省0.5mA电流。