1. 时序电路设计入门从D触发器开始刚接触数字电路设计时很多人都会被时序电路的概念搞得一头雾水。我自己刚开始学Verilog时最困惑的就是为什么需要时钟信号以及D触发器到底有什么用。直到在HDLbits上做了几个基础练习后才真正理解了这些概念。D触发器D Flip-Flop是时序电路中最基础的存储单元你可以把它想象成一个数据快递站。当时钟上升沿到来时它会立即接收输入端D的数据并在输出端Q保持这个数据直到下一个时钟上升沿。这种特性使得它成为构建更复杂时序电路的基石。在HDLbits上最简单的D触发器题目是这样的module top_module ( input clk, input d, output reg q ); always(posedge clk)begin q d; end endmodule这个代码虽然只有几行但包含了几个关键点使用posedge clk表示只在时钟上升沿触发使用非阻塞赋值这是时序电路的标准写法输出q必须声明为reg类型我刚开始经常犯的错误是把写成结果仿真时发现行为完全不对。后来才明白阻塞赋值和非阻塞赋值的区别对时序电路设计有多重要。2. D触发器的多种变体与应用2.1 带复位功能的D触发器实际工程中纯粹的D触发器很少见通常都会带有复位功能。根据复位方式不同主要分为同步复位和异步复位两种。同步复位的D触发器代码是这样的module top_module ( input clk, input reset, input [7:0] d, output [7:0] q ); always(posedge clk)begin if(reset)begin q 8d0; end else begin q d; end end endmodule而异步复位的写法稍有不同module top_module ( input clk, input areset, input [7:0] d, output [7:0] q ); always(posedge clk, posedge areset)begin if(areset)begin q 8d0; end else begin q d; end end endmodule关键区别在于异步复位信号出现在敏感列表中异步复位立即生效不等待时钟边沿我曾经在一个项目中使用异步复位不当导致系统出现稳定性问题。后来才明白异步复位虽然响应快但容易引起亚稳态需要特别小心处理。2.2 带使能端的D触发器另一个常见变体是带使能端的D触发器只有当使能信号有效时才会更新数据module top_module ( input clk, input en, input d, output reg q ); always(posedge clk)begin if(en)begin q d; end end endmodule这种结构在需要保持数据的场景非常有用比如寄存器文件的设计。3. 锁存器与触发器的区别很多初学者包括当年的我容易混淆锁存器Latch和触发器Flip-Flop。在HDLbits上有道题专门演示了锁存器的写法module top_module ( input d, input ena, output q ); always(*)begin if(ena 1b1)begin q d; end end endmodule这个代码看起来简单但有几个重要特点使用always(*)而不是时钟边沿触发使用阻塞赋值if语句没有else分支这种结构会在ena为高时透明传递数据ena为低时保持数据。看似方便但在实际FPGA设计中要尽量避免无意中生成锁存器因为锁存器对毛刺敏感时序分析更困难可能引起保持时间违规我踩过的坑是在组合逻辑中写不完整的if-else语句结果综合器生成了不想要的锁存器导致电路行为异常。4. 边沿检测电路的设计技巧4.1 上升沿检测边沿检测是数字电路中的常见需求比如检测按键按下、信号跳变等。HDLbits上的上升沿检测题目是这样的module top_module ( input clk, input [7:0] in, output [7:0] pedge ); reg [7:0] in_reg; always(posedge clk)begin in_reg in; end always(posedge clk)begin pedge in ~in_reg; end endmodule这个设计的巧妙之处在于先用一个触发器缓存上一周期的输入值然后比较当前值和缓存值只有当当前为1且上周期为0时才输出14.2 双沿检测更复杂的是双沿检测需要同时检测上升沿和下降沿module top_module ( input clk, input [7:0] in, output [7:0] anyedge ); reg [7:0] in_reg; always(posedge clk)begin in_reg in; end always(posedge clk)begin anyedge in ^ in_reg; end endmodule这里使用异或运算来检测任何变化无论是0→1还是1→0。这种电路在实际中常用于检测信号活动。5. 双沿触发触发器的特殊设计最有趣的题目要数双沿触发触发器了它需要在时钟的上升沿和下降沿都采样数据module top_module ( input clk, input d, output q ); reg q_d1; reg q_d2; always(posedge clk)begin q_d1 d ^ q_d2; end always(negedge clk)begin q_d2 d ^ q_d1; end assign q q_d1 ^ q_d2; endmodule这个设计有几个关键点使用两个触发器分别在时钟的上升沿和下降沿工作通过巧妙的异或逻辑组合两个触发器的输出不能简单地用always(posedge clk or negedge clk)因为这种写法不可综合我在第一次实现这个电路时尝试了更直观的写法always(posedge clk)begin q_d1 d; end always(negedge clk)begin q_d2 d; end assign q clk ? q_d1 : q_d2;虽然HDLbits接受了这个答案但在实际仿真中发现了毛刺问题。这让我明白有些写法虽然看起来合理但在实际硬件中可能存在问题。
HDLbits实战解析：从基础D触发器到双沿检测电路的设计进阶
发布时间：2026/7/12 10:41:32
1. 时序电路设计入门从D触发器开始刚接触数字电路设计时很多人都会被时序电路的概念搞得一头雾水。我自己刚开始学Verilog时最困惑的就是为什么需要时钟信号以及D触发器到底有什么用。直到在HDLbits上做了几个基础练习后才真正理解了这些概念。D触发器D Flip-Flop是时序电路中最基础的存储单元你可以把它想象成一个数据快递站。当时钟上升沿到来时它会立即接收输入端D的数据并在输出端Q保持这个数据直到下一个时钟上升沿。这种特性使得它成为构建更复杂时序电路的基石。在HDLbits上最简单的D触发器题目是这样的module top_module ( input clk, input d, output reg q ); always(posedge clk)begin q d; end endmodule这个代码虽然只有几行但包含了几个关键点使用posedge clk表示只在时钟上升沿触发使用非阻塞赋值这是时序电路的标准写法输出q必须声明为reg类型我刚开始经常犯的错误是把写成结果仿真时发现行为完全不对。后来才明白阻塞赋值和非阻塞赋值的区别对时序电路设计有多重要。2. D触发器的多种变体与应用2.1 带复位功能的D触发器实际工程中纯粹的D触发器很少见通常都会带有复位功能。根据复位方式不同主要分为同步复位和异步复位两种。同步复位的D触发器代码是这样的module top_module ( input clk, input reset, input [7:0] d, output [7:0] q ); always(posedge clk)begin if(reset)begin q 8d0; end else begin q d; end end endmodule而异步复位的写法稍有不同module top_module ( input clk, input areset, input [7:0] d, output [7:0] q ); always(posedge clk, posedge areset)begin if(areset)begin q 8d0; end else begin q d; end end endmodule关键区别在于异步复位信号出现在敏感列表中异步复位立即生效不等待时钟边沿我曾经在一个项目中使用异步复位不当导致系统出现稳定性问题。后来才明白异步复位虽然响应快但容易引起亚稳态需要特别小心处理。2.2 带使能端的D触发器另一个常见变体是带使能端的D触发器只有当使能信号有效时才会更新数据module top_module ( input clk, input en, input d, output reg q ); always(posedge clk)begin if(en)begin q d; end end endmodule这种结构在需要保持数据的场景非常有用比如寄存器文件的设计。3. 锁存器与触发器的区别很多初学者包括当年的我容易混淆锁存器Latch和触发器Flip-Flop。在HDLbits上有道题专门演示了锁存器的写法module top_module ( input d, input ena, output q ); always(*)begin if(ena 1b1)begin q d; end end endmodule这个代码看起来简单但有几个重要特点使用always(*)而不是时钟边沿触发使用阻塞赋值if语句没有else分支这种结构会在ena为高时透明传递数据ena为低时保持数据。看似方便但在实际FPGA设计中要尽量避免无意中生成锁存器因为锁存器对毛刺敏感时序分析更困难可能引起保持时间违规我踩过的坑是在组合逻辑中写不完整的if-else语句结果综合器生成了不想要的锁存器导致电路行为异常。4. 边沿检测电路的设计技巧4.1 上升沿检测边沿检测是数字电路中的常见需求比如检测按键按下、信号跳变等。HDLbits上的上升沿检测题目是这样的module top_module ( input clk, input [7:0] in, output [7:0] pedge ); reg [7:0] in_reg; always(posedge clk)begin in_reg in; end always(posedge clk)begin pedge in ~in_reg; end endmodule这个设计的巧妙之处在于先用一个触发器缓存上一周期的输入值然后比较当前值和缓存值只有当当前为1且上周期为0时才输出14.2 双沿检测更复杂的是双沿检测需要同时检测上升沿和下降沿module top_module ( input clk, input [7:0] in, output [7:0] anyedge ); reg [7:0] in_reg; always(posedge clk)begin in_reg in; end always(posedge clk)begin anyedge in ^ in_reg; end endmodule这里使用异或运算来检测任何变化无论是0→1还是1→0。这种电路在实际中常用于检测信号活动。5. 双沿触发触发器的特殊设计最有趣的题目要数双沿触发触发器了它需要在时钟的上升沿和下降沿都采样数据module top_module ( input clk, input d, output q ); reg q_d1; reg q_d2; always(posedge clk)begin q_d1 d ^ q_d2; end always(negedge clk)begin q_d2 d ^ q_d1; end assign q q_d1 ^ q_d2; endmodule这个设计有几个关键点使用两个触发器分别在时钟的上升沿和下降沿工作通过巧妙的异或逻辑组合两个触发器的输出不能简单地用always(posedge clk or negedge clk)因为这种写法不可综合我在第一次实现这个电路时尝试了更直观的写法always(posedge clk)begin q_d1 d; end always(negedge clk)begin q_d2 d; end assign q clk ? q_d1 : q_d2;虽然HDLbits接受了这个答案但在实际仿真中发现了毛刺问题。这让我明白有些写法虽然看起来合理但在实际硬件中可能存在问题。
