【Xilinx Vivado时序分析/约束系列5】FPGA开发时序分析/约束-IO时序分析

在之前介绍的是FPGA内部的时序分析包括以下几种情况寄存器与寄存器之间输入PAD输入时钟与寄存器之间寄存器与输出 PAD 输出时钟之间输入PAD输入时钟与输出PAD输出时钟现在就开始分析FPGA与外部的其他器件的连接的时序分析也就是IO时序分析如下图数据由上游器件源端到下游器件FPGA上游器件提供数据下游器件接收数据因此分析的是输入的情况FPGA这部分需要满足建立时间和保持时间的要求。从下图可以看到从源端到FPGA的数据和时钟的路径两者是有差异的外部的PCB布线延迟包括系统时钟到源端寄存器的PCB布线延迟和源端寄存器到FPGA内部寄存器之间的PCB布线延迟但是由于系统时钟到源端寄存器的PCB布线延迟是数据和时钟两者共同的路径因此这部分的延迟可以不考虑只需要分析第二部分的PCB布线延迟。下图我们把由源端提供了同步时钟和同步数据这种模型称为源同步FPGA输入时序分析的模型。同步时钟用于产生数据的时钟和输出的时钟是同源的但是不一定同相。同步数据源端的数据和输出的数据是同源的。另外一种模型这种模型与上面的模型不同的是并不是采用的从系统时钟输出经过源端寄存器再传输到FPGA内部的寄存器而是由系统时钟或者说是PCB板提供的晶振时钟有这样的时钟源直接给到了不同的子系统这里分别是上游器件和FPGA 这种系统称作为系统同步FPGA输入时序分析的模型。但是这种模型基本已经被淘汰了因为这种模型不利于传输高速数据。因此之后主要分析源同步FPGA输入时序分析的模型。往期系列博客【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析【Xilinx Vivado时序分析/约束系列2】FPGA开发时序分析/约束-建立时间【Xilinx Vivado时序分析/约束系列3】FPGA开发时序分析/约束-保持时间【Xilinx Vivado时序分析/约束系列4】FPGA开发时序分析/约束-实验工程上手实操