10bit SAR ADC设计避坑CDAC开关时序导致的共模电压问题详解在逐次逼近型模数转换器SAR ADC的设计中电容数模转换器CDAC的开关时序对系统性能有着至关重要的影响。许多初学者在设计10bit SAR ADC时往往只关注线性度和噪声等传统指标却忽视了开关时序导致的共模电压波动问题。这种波动不仅会影响比较器的正常工作还可能导致整个ADC系统的性能下降。1. CDAC开关时序基础与共模电压问题1.1 CDAC工作原理回顾CDAC是SAR ADC的核心模块负责将数字控制信号转换为模拟电压。其基本工作原理基于电容阵列的电荷再分配// 简化的CDAC采样阶段Verilog描述 module CDAC_sampling ( input clk, input [9:0] digital_code, output analog_out ); // 采样阶段所有下极板连接到输入信号 // 转换阶段根据digital_code切换下极板电压 endmodule在典型的10bit SAR ADC中CDAC通常采用差分结构以提高抗噪能力。这种结构由两组电容阵列组成每组包含9个二进制比例电容从1C到256C1个冗余单位电容1C总电容值512C单边1.2 共模电压波动的产生机制在电荷再分配过程中不同开关时序会导致不同的共模电压行为开关时序类型共模电压变化对比较器的影响单调切换持续下降需要宽输入范围Vcm-based保持恒定设计相对简单电容分裂保持恒定设计相对简单桥接架构持续下降需要宽输入范围注意共模电压波动不仅影响比较器工作点还会引入额外的非线性误差特别是在高精度ADC设计中。2. 不同CDAC架构的共模特性分析2.1 单调开关切换架构单调开关切换是最直观的CDAC实现方式但其共模电压问题最为突出采样阶段上极板连接到输入信号下极板复位到Vref转换阶段根据比较结果将较大一端电容切换到GND较小一端保持Vref不变这种不对称切换导致共模电压随转换过程不断下降。对于10bit ADC共模电压可能下降多达Vcm_drop Vref * (N-1)/2^N // 对于10bit ADC约为0.0049*Vref2.2 Vcm-based开关架构Vcm-based架构通过引入共模电压参考点解决了上述问题采样阶段下极板复位到Vcm通常为Vref/2转换阶段较大端切换到GND较小端切换到Vref保持共模电压恒定这种架构的SPICE仿真结果显示共模电压波动可控制在1mV以内大大降低了对比较器的要求。2.3 电容分裂技术电容分裂技术是Vcm-based架构的变种具有相似的共模特性* 电容分裂CDAC采样阶段SPICE模型 Vcm vin 0 Vref/2 C1 top vin 1u C2 top 0 1u在电荷再分配时分裂电容的两部分分别连接到Vref和GND确保电荷总量不变从而维持共模稳定。3. 共模电压波动对系统的影响3.1 比较器设计挑战共模电压波动给比较器设计带来三大难题输入范围要求单调架构需要比较器支持从GND到Vref的全范围输入增加了比较器设计复杂度失调电压敏感性变化的共模点会放大比较器失调导致ADC的DNL/INL恶化噪声性能影响共模变化引入额外的噪声降低ADC的SNR指标3.2 动态性能影响通过实测数据对比不同架构下的ENOB有效位数架构类型静态ENOB动态ENOB共模敏感度单调切换9.5bit8.8bit高Vcm-based9.3bit9.2bit低电容分裂9.4bit9.1bit低4. 工程实践中的解决方案4.1 架构选择建议根据不同的应用场景推荐以下选择策略低功耗优先Vcm-based架构共模稳定减少比较器功耗适合便携式设备面积优先桥接架构电容数量减少75%需配合共模补偿电路精度优先电容分裂技术良好的共模稳定性保持较高的线性度4.2 比较器设计技巧针对共模变化问题可采用以下比较器设计技术宽输入范围设计使用rail-to-rail输入级确保在Vcm变化时正常工作共模反馈技术动态调整比较器工作点补偿共模电压变化自动归零技术定期校正比较器失调消除共模变化影响4.3 版图设计注意事项在实际版图实现时还需考虑电容匹配精度对共模的影响开关电荷注入引起的共模扰动电源噪声通过共模路径的耦合在10bit ADC设计中建议采用共中心版图布局添加dummy开关平衡电荷注入使用差分走线降低共模噪声
10bit SAR ADC设计避坑：CDAC开关时序导致的共模电压问题详解
发布时间：2026/5/19 1:57:29
10bit SAR ADC设计避坑CDAC开关时序导致的共模电压问题详解在逐次逼近型模数转换器SAR ADC的设计中电容数模转换器CDAC的开关时序对系统性能有着至关重要的影响。许多初学者在设计10bit SAR ADC时往往只关注线性度和噪声等传统指标却忽视了开关时序导致的共模电压波动问题。这种波动不仅会影响比较器的正常工作还可能导致整个ADC系统的性能下降。1. CDAC开关时序基础与共模电压问题1.1 CDAC工作原理回顾CDAC是SAR ADC的核心模块负责将数字控制信号转换为模拟电压。其基本工作原理基于电容阵列的电荷再分配// 简化的CDAC采样阶段Verilog描述 module CDAC_sampling ( input clk, input [9:0] digital_code, output analog_out ); // 采样阶段所有下极板连接到输入信号 // 转换阶段根据digital_code切换下极板电压 endmodule在典型的10bit SAR ADC中CDAC通常采用差分结构以提高抗噪能力。这种结构由两组电容阵列组成每组包含9个二进制比例电容从1C到256C1个冗余单位电容1C总电容值512C单边1.2 共模电压波动的产生机制在电荷再分配过程中不同开关时序会导致不同的共模电压行为开关时序类型共模电压变化对比较器的影响单调切换持续下降需要宽输入范围Vcm-based保持恒定设计相对简单电容分裂保持恒定设计相对简单桥接架构持续下降需要宽输入范围注意共模电压波动不仅影响比较器工作点还会引入额外的非线性误差特别是在高精度ADC设计中。2. 不同CDAC架构的共模特性分析2.1 单调开关切换架构单调开关切换是最直观的CDAC实现方式但其共模电压问题最为突出采样阶段上极板连接到输入信号下极板复位到Vref转换阶段根据比较结果将较大一端电容切换到GND较小一端保持Vref不变这种不对称切换导致共模电压随转换过程不断下降。对于10bit ADC共模电压可能下降多达Vcm_drop Vref * (N-1)/2^N // 对于10bit ADC约为0.0049*Vref2.2 Vcm-based开关架构Vcm-based架构通过引入共模电压参考点解决了上述问题采样阶段下极板复位到Vcm通常为Vref/2转换阶段较大端切换到GND较小端切换到Vref保持共模电压恒定这种架构的SPICE仿真结果显示共模电压波动可控制在1mV以内大大降低了对比较器的要求。2.3 电容分裂技术电容分裂技术是Vcm-based架构的变种具有相似的共模特性* 电容分裂CDAC采样阶段SPICE模型 Vcm vin 0 Vref/2 C1 top vin 1u C2 top 0 1u在电荷再分配时分裂电容的两部分分别连接到Vref和GND确保电荷总量不变从而维持共模稳定。3. 共模电压波动对系统的影响3.1 比较器设计挑战共模电压波动给比较器设计带来三大难题输入范围要求单调架构需要比较器支持从GND到Vref的全范围输入增加了比较器设计复杂度失调电压敏感性变化的共模点会放大比较器失调导致ADC的DNL/INL恶化噪声性能影响共模变化引入额外的噪声降低ADC的SNR指标3.2 动态性能影响通过实测数据对比不同架构下的ENOB有效位数架构类型静态ENOB动态ENOB共模敏感度单调切换9.5bit8.8bit高Vcm-based9.3bit9.2bit低电容分裂9.4bit9.1bit低4. 工程实践中的解决方案4.1 架构选择建议根据不同的应用场景推荐以下选择策略低功耗优先Vcm-based架构共模稳定减少比较器功耗适合便携式设备面积优先桥接架构电容数量减少75%需配合共模补偿电路精度优先电容分裂技术良好的共模稳定性保持较高的线性度4.2 比较器设计技巧针对共模变化问题可采用以下比较器设计技术宽输入范围设计使用rail-to-rail输入级确保在Vcm变化时正常工作共模反馈技术动态调整比较器工作点补偿共模电压变化自动归零技术定期校正比较器失调消除共模变化影响4.3 版图设计注意事项在实际版图实现时还需考虑电容匹配精度对共模的影响开关电荷注入引起的共模扰动电源噪声通过共模路径的耦合在10bit ADC设计中建议采用共中心版图布局添加dummy开关平衡电荷注入使用差分走线降低共模噪声
