别再混淆了一文讲透GMII、RGMII接口在FPGA中的收发逻辑与DDR转换附ODDR/IDDR源码刚接触FPGA以太网设计的工程师往往会被GMII和RGMII这两种接口搞得晕头转向。为什么同样的千兆速率一个用8根数据线另一个只用4根DDR转换到底在FPGA的哪个环节发生本文将用硬件工程师的视角带您从信号层面理解这两种接口的本质差异并手把手演示如何用Xilinx FPGA的原语搭建可靠的收发通道。1. 接口本质GMII与RGMII的物理层博弈GMIIGigabit Media Independent Interface作为千兆以太网的标准接口采用8位并行数据总线在125MHz时钟驱动下实现1Gbps传输速率。其典型特征包括同步时序所有信号TXD[7:0]、TX_EN、TX_ERR等均在时钟上升沿有效独立通道收发方向完全独立各有专属数据线和控制信号引脚开销仅数据线就需要16根收发各8位加上时钟和控制信号总引脚数超过20而RGMIIReduced Gigabit Media Independent Interface的诞生直指GMII的引脚过多问题。其核心设计思想体现在// RGMII引脚定义示例 module rgmii_interface ( input RGMII_RXC, // 125MHz时钟 input [3:0] RGMII_RXD, // 4位接收数据 input RGMII_RX_CTL, // 接收控制 output [3:0] RGMII_TXD, // 4位发送数据 output RGMII_TX_CTL // 发送控制 );通过DDRDouble Data Rate技术RGMII在125MHz时钟的双沿传输数据将引脚数减少50%特性GMIIRGMII数据位宽8位4位时钟频率125MHz125MHz数据传输沿单沿(上升)双沿(升降)典型引脚数22122. DDR转换原理FPGA的IOB魔法FPGA内部逻辑通常工作在单沿时钟域而RGMII的双沿特性必须在IOBInput/Output Block层面处理。这就是ODDR/IDDR原语大显身手的地方2.1 发送路径从GMII到RGMII发送方向需要将FPGA内部的8位单沿数据转换为4位双沿数据。以Xilinx的OSERDESE2等效ODDR为例// 使用ODDR原语实现GMII→RGMII转换 genvar i; generate for (i0; i4; ii1) begin : tx_ddr ODDR #( .DDR_CLK_EDGE(SAME_EDGE), .INIT(1b0), .SRTYPE(SYNC) ) oddr_txd ( .Q(RGMII_TXD[i]), // 输出到PHY的4位数据 .C(TX_CLK_125M), // 125MHz时钟 .CE(1b1), .D1(GMII_TXD[i]), // 上升沿数据低4位 .D2(GMII_TXD[i4]), // 下降沿数据高4位 .R(1b0), .S(1b0) ); end endgenerate关键时序点时钟对齐TX_CLK_125M必须与数据严格同步数据分配D1接低4位上升沿发送D2接高4位下降沿发送控制信号TX_EN和TX_ERR需要编码到RGMII_TX_CTL的双沿2.2 接收路径从RGMII到GMII接收方向则相反需要将PHY传来的4位双沿数据恢复为8位单沿数据。IDDR原语的典型用法// 使用IDDR原语实现RGMII→GMII转换 genvar j; generate for (j0; j4; jj1) begin : rx_ddr IDDR #( .DDR_CLK_EDGE(SAME_EDGE), .INIT_Q1(1b0), .INIT_Q2(1b0), .SRTYPE(SYNC) ) iddr_rxd ( .Q1(GMII_RXD[j]), // 上升沿数据低4位 .Q2(GMII_RXD[j4]), // 下降沿数据高4位 .C(RX_CLK_125M), // 来自PHY的125MHz时钟 .CE(1b1), .D(RGMII_RXD[j]), // PHY输入的4位数据 .R(1b0), .S(1b0) ); end endgenerate注意实际设计中必须对RX_CLK_125M进行时钟域处理通常使用BUFR或BUFG确保时钟质量。3. 时序挑战与延迟校准RGMII规范要求数据与时钟的严格时序关系通常±1ns以内。FPGA设计中常用以下技术应对3.1 IDELAYE3/ODELAYE3精准调谐Xilinx UltraScale系列提供的可编程延迟单元// 接收数据延迟校准示例 IDELAYE3 #( .CASCADE(NONE), .DELAY_FORMAT(TIME), .DELAY_TYPE(VAR_LOAD), .DELAY_VALUE(50), // 初始延迟值 .IS_CLK_INVERTED(1b0), .REFCLK_FREQUENCY(300.0) ) iddly_rxd0 ( .C(clk_200M), .CE(dly_ce), .INC(dly_inc), .LOAD(dly_load), .CNTVALUEIN(dly_cnt), .DATAIN(RGMII_RXD[0]), .IDATAIN(1b0), .DATAOUT(rxd_delayed[0]) );延迟调整策略初始校准上电时通过训练序列确定最佳延迟值动态补偿运行时监测眼图质量微调延迟值温度补偿根据芯片温度变化自适应调整3.2 时钟-数据相位关系理想情况下时钟边沿应位于数据眼图中央。实际布局时需考虑PCB走线长度匹配±50mil以内FPGA内部时钟网络延迟PHY芯片的时钟输出特性4. 完整设计实例RGMII收发子系统以下是一个经过量产验证的RGMII接口设计框架4.1 发送模块架构module rgmii_tx ( input clk_125M, input [7:0] gmii_txd, input gmii_tx_en, output [3:0] rgmii_txd, output rgmii_tx_ctl ); // 数据路径 wire [3:0] txd_rise gmii_txd[3:0]; wire [3:0] txd_fall gmii_txd[7:4]; // 控制信号DDR处理 ODDR oddr_ctl ( .Q(rgmii_tx_ctl), .C(clk_125M), .CE(1b1), .D1(gmii_tx_en), .D2(gmii_tx_en), // 实际设计中可能编码错误信号 .R(1b0), .S(1b0) ); // 数据通道实例化 genvar i; generate for (i0; i4; ii1) begin : tx_data ODDR oddr_data ( .Q(rgmii_txd[i]), .C(clk_125M), .CE(1b1), .D1(txd_rise[i]), .D2(txd_fall[i]), .R(1b0), .S(1b0) ); end endgenerate endmodule4.2 接收模块关键设计接收端需要特别注意时钟恢复和数据对齐module rgmii_rx ( input rgmii_rxc, input [3:0] rgmii_rxd, input rgmii_rx_ctl, output [7:0] gmii_rxd, output gmii_rx_dv ); // 时钟缓冲 BUFG bufg_rxc ( .I(rgmii_rxc), .O(rx_clk) ); // 数据延迟校准 wire [3:0] rxd_delayed; generate for (i0; i4; ii1) begin : rx_delay IDELAYE3 #(...) iddly ( .DATAIN(rgmii_rxd[i]), .DATAOUT(rxd_delayed[i]), ... ); end endgenerate // DDR数据恢复 wire [3:0] rx_rise, rx_fall; generate for (i0; i4; ii1) begin : rx_ddr IDDR iddr ( .Q1(rx_rise[i]), .Q2(rx_fall[i]), .C(rx_clk), .D(rxd_delayed[i]), ... ); end endgenerate assign gmii_rxd {rx_fall, rx_rise}; // 控制信号处理 IDDR iddr_ctl ( .Q1(gmii_rx_dv), .Q2(), // 可能包含错误指示 .C(rx_clk), .D(rgmii_rx_ctl), ... ); endmodule在Xilinx Vivado中实现时务必在XDC约束文件中添加# 时钟约束 create_clock -name rgmii_rxc -period 8 [get_ports rgmii_rxc] # 输入延迟约束 set_input_delay -clock rgmii_rxc -max 1.5 [get_ports rgmii_rxd*] set_input_delay -clock rgmii_rxc -min 0.5 [get_ports rgmii_rxd*] # 输出延迟约束 set_output_delay -clock rgmii_txc -max 1.2 [get_ports rgmii_txd*] set_output_delay -clock rgmii_txc -min 0.8 [get_ports rgmii_txd*]实际调试中发现使用Xilinx的SelectIO接口向导可以自动生成大部分约束但手动微调延迟值往往是必要的。在电路板设计阶段建议将RGMII信号走线控制在50mm以内并保持严格的等长匹配±50ps时序容差。
别再混淆了！一文讲透GMII、RGMII接口在FPGA中的收发逻辑与DDR转换（附ODDR/IDDR源码）
发布时间：2026/5/20 3:23:49
别再混淆了一文讲透GMII、RGMII接口在FPGA中的收发逻辑与DDR转换附ODDR/IDDR源码刚接触FPGA以太网设计的工程师往往会被GMII和RGMII这两种接口搞得晕头转向。为什么同样的千兆速率一个用8根数据线另一个只用4根DDR转换到底在FPGA的哪个环节发生本文将用硬件工程师的视角带您从信号层面理解这两种接口的本质差异并手把手演示如何用Xilinx FPGA的原语搭建可靠的收发通道。1. 接口本质GMII与RGMII的物理层博弈GMIIGigabit Media Independent Interface作为千兆以太网的标准接口采用8位并行数据总线在125MHz时钟驱动下实现1Gbps传输速率。其典型特征包括同步时序所有信号TXD[7:0]、TX_EN、TX_ERR等均在时钟上升沿有效独立通道收发方向完全独立各有专属数据线和控制信号引脚开销仅数据线就需要16根收发各8位加上时钟和控制信号总引脚数超过20而RGMIIReduced Gigabit Media Independent Interface的诞生直指GMII的引脚过多问题。其核心设计思想体现在// RGMII引脚定义示例 module rgmii_interface ( input RGMII_RXC, // 125MHz时钟 input [3:0] RGMII_RXD, // 4位接收数据 input RGMII_RX_CTL, // 接收控制 output [3:0] RGMII_TXD, // 4位发送数据 output RGMII_TX_CTL // 发送控制 );通过DDRDouble Data Rate技术RGMII在125MHz时钟的双沿传输数据将引脚数减少50%特性GMIIRGMII数据位宽8位4位时钟频率125MHz125MHz数据传输沿单沿(上升)双沿(升降)典型引脚数22122. DDR转换原理FPGA的IOB魔法FPGA内部逻辑通常工作在单沿时钟域而RGMII的双沿特性必须在IOBInput/Output Block层面处理。这就是ODDR/IDDR原语大显身手的地方2.1 发送路径从GMII到RGMII发送方向需要将FPGA内部的8位单沿数据转换为4位双沿数据。以Xilinx的OSERDESE2等效ODDR为例// 使用ODDR原语实现GMII→RGMII转换 genvar i; generate for (i0; i4; ii1) begin : tx_ddr ODDR #( .DDR_CLK_EDGE(SAME_EDGE), .INIT(1b0), .SRTYPE(SYNC) ) oddr_txd ( .Q(RGMII_TXD[i]), // 输出到PHY的4位数据 .C(TX_CLK_125M), // 125MHz时钟 .CE(1b1), .D1(GMII_TXD[i]), // 上升沿数据低4位 .D2(GMII_TXD[i4]), // 下降沿数据高4位 .R(1b0), .S(1b0) ); end endgenerate关键时序点时钟对齐TX_CLK_125M必须与数据严格同步数据分配D1接低4位上升沿发送D2接高4位下降沿发送控制信号TX_EN和TX_ERR需要编码到RGMII_TX_CTL的双沿2.2 接收路径从RGMII到GMII接收方向则相反需要将PHY传来的4位双沿数据恢复为8位单沿数据。IDDR原语的典型用法// 使用IDDR原语实现RGMII→GMII转换 genvar j; generate for (j0; j4; jj1) begin : rx_ddr IDDR #( .DDR_CLK_EDGE(SAME_EDGE), .INIT_Q1(1b0), .INIT_Q2(1b0), .SRTYPE(SYNC) ) iddr_rxd ( .Q1(GMII_RXD[j]), // 上升沿数据低4位 .Q2(GMII_RXD[j4]), // 下降沿数据高4位 .C(RX_CLK_125M), // 来自PHY的125MHz时钟 .CE(1b1), .D(RGMII_RXD[j]), // PHY输入的4位数据 .R(1b0), .S(1b0) ); end endgenerate注意实际设计中必须对RX_CLK_125M进行时钟域处理通常使用BUFR或BUFG确保时钟质量。3. 时序挑战与延迟校准RGMII规范要求数据与时钟的严格时序关系通常±1ns以内。FPGA设计中常用以下技术应对3.1 IDELAYE3/ODELAYE3精准调谐Xilinx UltraScale系列提供的可编程延迟单元// 接收数据延迟校准示例 IDELAYE3 #( .CASCADE(NONE), .DELAY_FORMAT(TIME), .DELAY_TYPE(VAR_LOAD), .DELAY_VALUE(50), // 初始延迟值 .IS_CLK_INVERTED(1b0), .REFCLK_FREQUENCY(300.0) ) iddly_rxd0 ( .C(clk_200M), .CE(dly_ce), .INC(dly_inc), .LOAD(dly_load), .CNTVALUEIN(dly_cnt), .DATAIN(RGMII_RXD[0]), .IDATAIN(1b0), .DATAOUT(rxd_delayed[0]) );延迟调整策略初始校准上电时通过训练序列确定最佳延迟值动态补偿运行时监测眼图质量微调延迟值温度补偿根据芯片温度变化自适应调整3.2 时钟-数据相位关系理想情况下时钟边沿应位于数据眼图中央。实际布局时需考虑PCB走线长度匹配±50mil以内FPGA内部时钟网络延迟PHY芯片的时钟输出特性4. 完整设计实例RGMII收发子系统以下是一个经过量产验证的RGMII接口设计框架4.1 发送模块架构module rgmii_tx ( input clk_125M, input [7:0] gmii_txd, input gmii_tx_en, output [3:0] rgmii_txd, output rgmii_tx_ctl ); // 数据路径 wire [3:0] txd_rise gmii_txd[3:0]; wire [3:0] txd_fall gmii_txd[7:4]; // 控制信号DDR处理 ODDR oddr_ctl ( .Q(rgmii_tx_ctl), .C(clk_125M), .CE(1b1), .D1(gmii_tx_en), .D2(gmii_tx_en), // 实际设计中可能编码错误信号 .R(1b0), .S(1b0) ); // 数据通道实例化 genvar i; generate for (i0; i4; ii1) begin : tx_data ODDR oddr_data ( .Q(rgmii_txd[i]), .C(clk_125M), .CE(1b1), .D1(txd_rise[i]), .D2(txd_fall[i]), .R(1b0), .S(1b0) ); end endgenerate endmodule4.2 接收模块关键设计接收端需要特别注意时钟恢复和数据对齐module rgmii_rx ( input rgmii_rxc, input [3:0] rgmii_rxd, input rgmii_rx_ctl, output [7:0] gmii_rxd, output gmii_rx_dv ); // 时钟缓冲 BUFG bufg_rxc ( .I(rgmii_rxc), .O(rx_clk) ); // 数据延迟校准 wire [3:0] rxd_delayed; generate for (i0; i4; ii1) begin : rx_delay IDELAYE3 #(...) iddly ( .DATAIN(rgmii_rxd[i]), .DATAOUT(rxd_delayed[i]), ... ); end endgenerate // DDR数据恢复 wire [3:0] rx_rise, rx_fall; generate for (i0; i4; ii1) begin : rx_ddr IDDR iddr ( .Q1(rx_rise[i]), .Q2(rx_fall[i]), .C(rx_clk), .D(rxd_delayed[i]), ... ); end endgenerate assign gmii_rxd {rx_fall, rx_rise}; // 控制信号处理 IDDR iddr_ctl ( .Q1(gmii_rx_dv), .Q2(), // 可能包含错误指示 .C(rx_clk), .D(rgmii_rx_ctl), ... ); endmodule在Xilinx Vivado中实现时务必在XDC约束文件中添加# 时钟约束 create_clock -name rgmii_rxc -period 8 [get_ports rgmii_rxc] # 输入延迟约束 set_input_delay -clock rgmii_rxc -max 1.5 [get_ports rgmii_rxd*] set_input_delay -clock rgmii_rxc -min 0.5 [get_ports rgmii_rxd*] # 输出延迟约束 set_output_delay -clock rgmii_txc -max 1.2 [get_ports rgmii_txd*] set_output_delay -clock rgmii_txc -min 0.8 [get_ports rgmii_txd*]实际调试中发现使用Xilinx的SelectIO接口向导可以自动生成大部分约束但手动微调延迟值往往是必要的。在电路板设计阶段建议将RGMII信号走线控制在50mm以内并保持严格的等长匹配±50ps时序容差。
