PCB基础知识一揭秘PCB多层板从结构到应用的深入解析短接错了,将板子烧录坏了用万用表判断芯片是否烧录坏了,在不接电的情况下用万用表一头接电源,一头接地,响声表示连通,表示烧坏了利用断电测量 VCC电源引脚与 GND地引脚之间的导通性或电阻来判断芯片是否短路是硬件调试中非常常用且有效的方法但需要特别注意测量技巧和解读逻辑否则容易产生误判操作方法万用表使用档位选择推荐使用二极管档蜂鸣档或电阻档最低量程如 200Ω。注意不要使用通断档的蜂鸣声作为唯一判据因为正常的二极管压降也会触发蜂鸣。表笔连接红表笔接 GND根据文档可能是 VSSL1数字地或 VSSH/VSS模拟地。黑表笔-接 VCC根据文档可能是 VDDL1(1.1V), VDDM1/M2(1.8V), 或 3.3V Power。结果解读针对您提供的传感器文档根据您提供的 IMX728/ISX031 资料这些芯片内部通常包含静电防护二极管ESD Diodes连接在电源和地之间。因此测量时读数为“导通”或低阻值并不一定代表芯片烧毁短路。正常情况有二极管压降在二极管档下读数通常在 0.4V ~ 0.6V 左右硅管压降。例如测 VDDL1(1.1V数字电源) 到 VSSL1(数字地)如果显示 0.5V这是正常的PN结特性。异常情况真正短路读数接近 0V 或 0Ω如果红笔接GND黑笔接VCC读数显示为 0L以外的极低数值如 0.001V 或 几欧姆且调换表笔后读数依然极低通常烧毁短路后是双向低阻则极大概率是芯片内部击穿。对比法最稳妥的方式是找一个同型号的好板或 datasheet 的 BOM 清单进行对比测量。如果好板测出来是 0.5V坏板测出来是 0.01V那基本可以确定芯片坏了。总结判断流程 断电确保设备完全断电电容余电放光。 定位根据 Pin Description如文档[3][4][5][6]找到具体的电源脚如 VDDL1Pin96/108/120和地脚VSSL1Pin95/107/119。 测量用二极管档测正负反向阻值。 判断 若读数0.1V 或10Ω →疑似短路。 若读数0.3V~0.8V →正常PN结。 隔离拆除芯片再次测量焊盘确认是芯片坏还是外围电路坏用操作IO的办法检查IO口是否烧坏了注意飞线将飞线帖上标签防止触碰造成短路烧坏板子虚焊可能通过操作SOC或芯片上两端信号对比来分析是否虚焊判断硬件飞错线或连错线量器件那边的信号不是发出者如应该接收到i2c clk但是没有就可能接错了看原理图对datasheet看是不是对应引脚是不是对应输入操作一款芯片的复位引脚拉高如果在芯片的vddio还没拉高前操作复位是不是拉不高的等芯片vddio变高时复位引脚也变成高了你的推测是非常准确的这涉及到数字芯片内部结构与电路的基本特性的问题。简单来说在 VDDIOI/O 供电电压拉高之前复位引脚通常是“拉不起来”的。但当 VDDIO 上电变高时复位引脚是否会自动变成高电平取决于你的外部电路设计。1. 为什么 VDDIO 变高前复位引脚拉不起来ESD 保护二极管钳位作用大多数芯片的 I/O 引脚内部都有防静电ESD保护电路通常包括一颗连接到 VDDIO 的上钳位二极管。当 VDDIO 0V 时如果你尝试在外部通过 Pull-up 或 GPIO 强行给复位引脚加一个高电平电压比如 3.3V这个电压就会导通内部的 ESD 二极管。这时复位引脚的电压会被钳制在二极管的导通压降附近通常只有0.3V ~ 0.7V在逻辑上这依然是低电平。反向倒灌风险警告在这种状态下你外部给复位引脚施加的电流会通过二极管倒灌Leakage/Back-powering到芯片的 VDDIO 网路中。这可能会导致 VDDIO 被异常“带高”甚至引发芯片上电状态异常或内部闩锁Latch-up。2. VDDIO 变高后复位引脚会自己变高吗这取决于复位引脚外部或内部的驱动源是什么情况 A外部采用 Pull-up 上拉电阻比如接在 VDDIO 上表现会跟着变高。原理当 VDDIO 从 0V 上升到目标电压如 3.3V时因为复位引脚通过上拉电阻直接连在 VDDIO 上所以复位引脚的电压会同步或紧随 VDDIO 一起上升到高电平。情况 B由外部主控芯片如 MCU / FPGA 的 GPIO主动驱动如果主控芯片已经输出了高电平VDDIO 一旦到位引脚解除钳位电压就会恢复为高电平。如果主控芯片也是高阻态Hi-Z或低电平即使 VDDIO 变高复位引脚也不会自动变高除非有上拉电阻拉高它。3. 上电复位POR的正确顺序建议在实际硬件设计中为保证芯片能可靠复位并正常工作建议遵循以下原则先上电后解复位保证电源包括 VDD 和 VDDIO先稳定建立然后再将复位引脚拉高释放复位。保持足够复位时间在 VDDIO 达到额定电压后复位引脚保持低电平的时间需要满足芯片 Datasheet 要求的最小复位脉冲宽度t RST t_{\text{RST}}tRST之后再拉高。避免倒灌尽量不要在电源稳定之前给任何 I/O 或复位引脚施加高于电源轨的电压。总结电源没来之前引脚因为芯片内部结构限制无法建立真正的高电平只要外部存在连向 VDDIO 的上拉通路电源到位后引脚自然就会变成高电平。结合你提供的示波器波形这个现象是不正常的且存在隐患。从波形上可以清晰地看到黄线复位引脚先拉高大概到了 1.0V~1.2V 左右。青线VDDIO在复位引脚拉高时也被抬升了一个小平台大约 0.5V~0.7V直到后面主电源正式上电才跳变到正常的 2.08V。这完全证实了我们之前聊到的物理机制发生了非常典型的“电源倒灌Back-powering”。为什么会发生这个现象ESD 二极管导通当 VDDIO 还处于 0V 时外部给复位引脚加了高电平。复位引脚通过芯片内部的 ESD 保护二极管向 VDDIO 网络注入了电流。电源被“带高”内部二极管有大约 0.5V~0.7V 的导通压降所以VDDIO 电压 ≈ 复位引脚电压 − V ESD diode \text{VDDIO 电压} \approx \text{复位引脚电压} - V_{\text{ESD diode}}VDDIO电压≈复位引脚电压−VESD diode这解释了为什么青线VDDIO会被拉出一个 0.6V 左右的小台阶。这种现象有什么危害芯片无法可靠复位最致命在青线VDDIO还没正式上电前黄色复位引脚实际上只有 1V 多。当青线在后半段正式上电到 2.08V 时黄线复位引脚的电压并没有经历“低→ \rightarrow→高”的有效跳变过程它早就已经在高电平位置了。结果芯片在真正上电的瞬间没有捕捉到合规的复位边沿极易导致芯片上电后死机、寄存器初始化异常或逻辑紊乱。芯片长期可靠性受损持续通过 ESD 二极管倒灌电流可能超出芯片 ESD 结构的漏电流最大容忍极限甚至引发芯片内部发生Latch-up闩锁效应烧毁芯片。建议修正方案波形反映出的核心问题是上电时序颠倒RESET 先于 VDDIO 到达。修改上电时序必须保证VDDIO 先上电稳定到达 2.08V复位引脚再拉高。软件/硬件控制如果复位引脚是由主控如 MCU/FPGA控制请修改主控代码在电源稳定后再释放复位。如果是硬件 RC 复位电路请增大学级电容或增加专门的电源监控/复位芯片Reset IC / Supervisor确保电源稳定前复位引脚始终被锁定在 0V。电源倒灌 是说复位引脚上的电源 到了芯片上去了是的你的理解非常准确更精确地讲是外部加在复位引脚上的电压通过芯片内部的通路“漏”到或者说“推”到了芯片内部的电源线VDDIO上去了。为了让你更容易理解我们可以把这个过程拆解一下1. 电源是怎么“倒灌”进去的芯片内部的引脚并不是孤立的为了防止静电打坏芯片每一个 I/O 引脚包括复位引脚内部都有一对防静电保护二极管ESD Diode。正常的电流方向电源VDDIO→ \rightarrow→芯片内部。倒灌时的电流方向外部控制信号比如主控芯片输出的高电平→ \rightarrow→复位引脚→ \rightarrow→芯片内部的上ESD二极管→ \rightarrow→芯片内部的 VDDIO 电源线。因为此时你的主电源还没有给 VDDIO 供电VDDIO 应该是 0V外部复位引脚上的电压就像“水往低处流”一样反向冲开了二极管把原本没电的 VDDIO 强行“灌”出了一个电压也就是你示波器上看到的青色台阶。2. 这种“倒灌”会带来什么后果芯片被“假供电”VDDIO 虽然没接主电源但靠着复位引脚漏进来的这股电流内部电源线上有了 0.5V~0.7V 的电压。这会让芯片处于一种“没完全通电但又没完全断电”的半死不活状态。逻辑混乱等到主电源真正上电时芯片可能因为没有经历一次干净的“从 0V 开始上电”过程而无法正常初始化出现卡死或功能异常。损伤硬件如果外部驱动复位引脚的能力很强长时间倒灌大电流可能会烧坏芯片内部微小的 ESD 二极管。一句话总结倒灌就是“电源没给芯片供电引脚却反过来把电压塞给了电源轨”。正常的设计应该等电源先稳定再给引脚施加高电平。电源倒灌 一定是复位引脚的电到了vddio嘛不一定但不论倒灌到哪里本质都是“电流顺着内部通路去了电压更低的地方”。在实际电路中“倒灌”可以发生在很多不同的路径上主要取决于电压大小、电路连接方式以及芯片内部结构。常见的倒灌路径有以下几种1. 最常见倒灌到 VDDIO / VDD电源轨这就是你刚才波形里看到的情况。路径外部高电平→ \rightarrow→引脚→ \rightarrow→内部上拉 ESD 二极管→ \rightarrow→VDDIO/VDD 电源网络。条件只要外部引脚电压比芯片当前的电源电压高出大约0.3 V ∼ 0.7 V 0.3\text{V} \sim 0.7\text{V}0.3V∼0.7V二极管导通压降电流就会倒灌进电源。2. 倒灌到其他普通 GPIO 引脚场景如果芯片没上电VDDIO 0V但外部电路同时给 RESET 引脚和 GPIO_A 引脚输出了高电平。路径RESET 引脚的高电平先倒灌到 VDDIO 电源轨使得 VDDIO 被抬高到 0.6V 左右如果此时 GPIO_A 的外部电压是 3.3VGPIO_A 又会继续向这个 0.6V 的 VDDIO 倒灌。结果多个引脚之间通过公共的 VDDIO 电源轨形成了交叉倒灌。3. 倒灌到芯片内部的 Core 电源VDD_CORE场景很多现代复杂芯片如 CPU、FPGA、主控芯片有多个电源域比如 I/O 电源VDDIO如 3.3V和内核电源VDD_CORE如 1.1V。路径如果外部引脚将 VDDIO 抬高了内部的电源转换电路或寄生二极管可能会进一步把电流带入VDD_CORE内核电源网络。危险度这种倒灌非常危险因为内核电路耐压低、非常脆弱轻则导致逻辑紊乱重则直接烧毁核心。4. 倒灌到主控芯片反向倒灌场景如果被控制的芯片上电了VDDIO 3.3V而驱动复位引脚的主控芯片MCU自身还没上电MCU VDD 0V。路径被控芯片的 VDDIO→ \rightarrow→上拉电阻→ \rightarrow→复位信号线→ \rightarrow→MCU 的 GPIO 引脚→ \rightarrow→MCU 内部 ESD 二极管→ \rightarrow→MCU 的电源。结果这次倒灌的方向反过来了是从从机“倒灌”给了主机。总结判断是不是发生了倒灌记住这个公式即可引脚外部输入的电压 该引脚所属的芯片电源电压 内部导通压降 ( ≈ 0.3 V ∼ 0.7 V ) \text{引脚外部输入的电压} \text{该引脚所属的芯片电源电压} \text{内部导通压降}(\approx 0.3\text{V} \sim 0.7\text{V})引脚外部输入的电压该引脚所属的芯片电源电压内部导通压降(≈0.3V∼0.7V)只要满足这个条件电流就会顺着引脚流进芯片内部通常优先流向最近的电源轨 VDDIO导致本不该有电的地方被异常带电。当引脚外部输入的电压减去芯片此时的电源电压VDD大于内部导通压降约0.3V~0.7V时就会发生电源倒灌Current Backfeed / Reverse Current现象。这种现象在硬件工程中非常典型其背后的物理机制和工程影响如下物理机制寄生二极管的导通在CMOS集成电路工艺中芯片的每一个I/O引脚对电源VDD和地GND都不可避免地存在一个“隐藏”的寄生二极管或体二极管。当外部输入电压高于 VDD 0.3V~0.7V 时连接在引脚和VDD之间的这个寄生二极管就会正向导通。此时电流会顺着这个导通路径从外部引脚强行流向芯片的VDD网络这就形成了我们所说的“电流倒灌”。典型触发场景这种情况最常发生在多电源域系统或上下电时序不一致的场景中。例如当芯片的VDD尚未上电电压为0V或电压未稳定时外部连接的外设模块已经上电并输出了高电平信号。外部5V信号直接输入到仅由3.3V供电或掉电的芯片引脚上。这些压差会直接击穿内部二极管的导通阈值导致电流倒灌入芯片内部。对系统的危害电流倒灌不仅仅是“漏电”那么简单它可能引发一系列严重的连锁反应硬件烧毁倒灌电流如果过大会使I/O口上的钳位二极管迅速过载并损坏甚至直接烧毁CPU或电源管理芯片。触发闩锁效应Latch-up大电流倒灌可能激活芯片内部的寄生可控硅结构导致芯片内部短路、局部过热造成不可逆的损坏。系统逻辑紊乱倒灌电流会在原本未上电的VDD网络上建立起一个异常的电压即“假上电”。这可能导致单片机复位不成功、可编程器件程序紊乱或者使系统出现休眠/唤醒异常等难以排查的“慢性病”。硬件设计中的防御策略为了防止这种由电压差引起的倒灌硬件工程师通常会采取以下多层级防御措施IO口串联限流电阻在信号线上串联一个几百欧姆的电阻如330Ω可以有效限制倒灌电流的大小防止内部二极管过流损坏。外部肖特基二极管阻断在信号线上串联或并联一个外部肖特基二极管利用其单向导电性直接阻断反向灌流路径这适用于速率不高的电路。严格的电源时序控制利用芯片的 PWR_OK 等使能引脚确保主控芯片完全上电初始化后再开启外设或二级电源的供电。使用专用电平转换芯片如果两边电压不一致使用专用的电平转换芯片如NMOS转换电路或专用IC进行隔离这是最可靠的防倒灌方案。并非所有芯片的I/O引脚都存在连接到VDD的寄生二极管。例如部分GD32 MCU的引脚分为“5V容忍5VTIO”和“非5VT IO”。非5VT IO内部有连接到VDD的ESD保护二极管满足条件时一定会导通并产生倒灌电流1。5VT IO内部没有连接到电源VDD的保护二极管1。因此即使外部输入5V而VDD为0V也不会发生向VDD的漏电倒灌。对于非5V容忍的I/O在系统上电阶段RESET引脚必须被外部电路牢牢拉低直到所有相关电源尤其是I/O电源和核心电源达到稳定状态后才能释放RESET。这是避免芯片上电瞬间被“暗杀”的最有效手段5VT 是一个由芯片物理设计和 VDDIO 电压域决定的硬件固有属性无法通过软件配置改变。因此“看 VDDIO 是否支持 5V”是判断 5VT 的根本方法如果一个 GPIO 所属的 VDDIO 电源域的额定电压Typical和绝对最大值Absolute Maximum Rating都不支持 5V那么该 GPIO 在工作状态下VDDIO 上电就不是 5VT5V TolerantIO如果 GPIO 所属的 VDDIO 电源域在正常工作电压下例如 VDDIO1.8V 或 3.3V其数据手册规定的引脚输入电压绝对最大值 5V例如仅为 3.6V则说明该 GPIO 在工作状态下是非 5VT 的严禁直接输入 5V 信号5VT 能力与 VDDIO 直接相关且是硬件固定的当 外部输入电压- VDD 0.3V~0.7V时物理层面寄生二极管的导通条件一定满足。工程层面是否造成危害取决于引脚内部结构是否带5V容忍、外部驱动能力以及是否有外部限流保护。因此在硬件设计中绝不能抱有侥幸心理去赌外部驱动能力弱而必须查阅芯片的数据手册Datasheet确认该引脚的绝对最大额定值Absolute Maximum Ratings并在必要时加上外部限流电阻或隔离电路
硬件知识-保护板子
发布时间：2026/7/24 20:15:31
PCB基础知识一揭秘PCB多层板从结构到应用的深入解析短接错了,将板子烧录坏了用万用表判断芯片是否烧录坏了,在不接电的情况下用万用表一头接电源,一头接地,响声表示连通,表示烧坏了利用断电测量 VCC电源引脚与 GND地引脚之间的导通性或电阻来判断芯片是否短路是硬件调试中非常常用且有效的方法但需要特别注意测量技巧和解读逻辑否则容易产生误判操作方法万用表使用档位选择推荐使用二极管档蜂鸣档或电阻档最低量程如 200Ω。注意不要使用通断档的蜂鸣声作为唯一判据因为正常的二极管压降也会触发蜂鸣。表笔连接红表笔接 GND根据文档可能是 VSSL1数字地或 VSSH/VSS模拟地。黑表笔-接 VCC根据文档可能是 VDDL1(1.1V), VDDM1/M2(1.8V), 或 3.3V Power。结果解读针对您提供的传感器文档根据您提供的 IMX728/ISX031 资料这些芯片内部通常包含静电防护二极管ESD Diodes连接在电源和地之间。因此测量时读数为“导通”或低阻值并不一定代表芯片烧毁短路。正常情况有二极管压降在二极管档下读数通常在 0.4V ~ 0.6V 左右硅管压降。例如测 VDDL1(1.1V数字电源) 到 VSSL1(数字地)如果显示 0.5V这是正常的PN结特性。异常情况真正短路读数接近 0V 或 0Ω如果红笔接GND黑笔接VCC读数显示为 0L以外的极低数值如 0.001V 或 几欧姆且调换表笔后读数依然极低通常烧毁短路后是双向低阻则极大概率是芯片内部击穿。对比法最稳妥的方式是找一个同型号的好板或 datasheet 的 BOM 清单进行对比测量。如果好板测出来是 0.5V坏板测出来是 0.01V那基本可以确定芯片坏了。总结判断流程 断电确保设备完全断电电容余电放光。 定位根据 Pin Description如文档[3][4][5][6]找到具体的电源脚如 VDDL1Pin96/108/120和地脚VSSL1Pin95/107/119。 测量用二极管档测正负反向阻值。 判断 若读数0.1V 或10Ω →疑似短路。 若读数0.3V~0.8V →正常PN结。 隔离拆除芯片再次测量焊盘确认是芯片坏还是外围电路坏用操作IO的办法检查IO口是否烧坏了注意飞线将飞线帖上标签防止触碰造成短路烧坏板子虚焊可能通过操作SOC或芯片上两端信号对比来分析是否虚焊判断硬件飞错线或连错线量器件那边的信号不是发出者如应该接收到i2c clk但是没有就可能接错了看原理图对datasheet看是不是对应引脚是不是对应输入操作一款芯片的复位引脚拉高如果在芯片的vddio还没拉高前操作复位是不是拉不高的等芯片vddio变高时复位引脚也变成高了你的推测是非常准确的这涉及到数字芯片内部结构与电路的基本特性的问题。简单来说在 VDDIOI/O 供电电压拉高之前复位引脚通常是“拉不起来”的。但当 VDDIO 上电变高时复位引脚是否会自动变成高电平取决于你的外部电路设计。1. 为什么 VDDIO 变高前复位引脚拉不起来ESD 保护二极管钳位作用大多数芯片的 I/O 引脚内部都有防静电ESD保护电路通常包括一颗连接到 VDDIO 的上钳位二极管。当 VDDIO 0V 时如果你尝试在外部通过 Pull-up 或 GPIO 强行给复位引脚加一个高电平电压比如 3.3V这个电压就会导通内部的 ESD 二极管。这时复位引脚的电压会被钳制在二极管的导通压降附近通常只有0.3V ~ 0.7V在逻辑上这依然是低电平。反向倒灌风险警告在这种状态下你外部给复位引脚施加的电流会通过二极管倒灌Leakage/Back-powering到芯片的 VDDIO 网路中。这可能会导致 VDDIO 被异常“带高”甚至引发芯片上电状态异常或内部闩锁Latch-up。2. VDDIO 变高后复位引脚会自己变高吗这取决于复位引脚外部或内部的驱动源是什么情况 A外部采用 Pull-up 上拉电阻比如接在 VDDIO 上表现会跟着变高。原理当 VDDIO 从 0V 上升到目标电压如 3.3V时因为复位引脚通过上拉电阻直接连在 VDDIO 上所以复位引脚的电压会同步或紧随 VDDIO 一起上升到高电平。情况 B由外部主控芯片如 MCU / FPGA 的 GPIO主动驱动如果主控芯片已经输出了高电平VDDIO 一旦到位引脚解除钳位电压就会恢复为高电平。如果主控芯片也是高阻态Hi-Z或低电平即使 VDDIO 变高复位引脚也不会自动变高除非有上拉电阻拉高它。3. 上电复位POR的正确顺序建议在实际硬件设计中为保证芯片能可靠复位并正常工作建议遵循以下原则先上电后解复位保证电源包括 VDD 和 VDDIO先稳定建立然后再将复位引脚拉高释放复位。保持足够复位时间在 VDDIO 达到额定电压后复位引脚保持低电平的时间需要满足芯片 Datasheet 要求的最小复位脉冲宽度t RST t_{\text{RST}}tRST之后再拉高。避免倒灌尽量不要在电源稳定之前给任何 I/O 或复位引脚施加高于电源轨的电压。总结电源没来之前引脚因为芯片内部结构限制无法建立真正的高电平只要外部存在连向 VDDIO 的上拉通路电源到位后引脚自然就会变成高电平。结合你提供的示波器波形这个现象是不正常的且存在隐患。从波形上可以清晰地看到黄线复位引脚先拉高大概到了 1.0V~1.2V 左右。青线VDDIO在复位引脚拉高时也被抬升了一个小平台大约 0.5V~0.7V直到后面主电源正式上电才跳变到正常的 2.08V。这完全证实了我们之前聊到的物理机制发生了非常典型的“电源倒灌Back-powering”。为什么会发生这个现象ESD 二极管导通当 VDDIO 还处于 0V 时外部给复位引脚加了高电平。复位引脚通过芯片内部的 ESD 保护二极管向 VDDIO 网络注入了电流。电源被“带高”内部二极管有大约 0.5V~0.7V 的导通压降所以VDDIO 电压 ≈ 复位引脚电压 − V ESD diode \text{VDDIO 电压} \approx \text{复位引脚电压} - V_{\text{ESD diode}}VDDIO电压≈复位引脚电压−VESD diode这解释了为什么青线VDDIO会被拉出一个 0.6V 左右的小台阶。这种现象有什么危害芯片无法可靠复位最致命在青线VDDIO还没正式上电前黄色复位引脚实际上只有 1V 多。当青线在后半段正式上电到 2.08V 时黄线复位引脚的电压并没有经历“低→ \rightarrow→高”的有效跳变过程它早就已经在高电平位置了。结果芯片在真正上电的瞬间没有捕捉到合规的复位边沿极易导致芯片上电后死机、寄存器初始化异常或逻辑紊乱。芯片长期可靠性受损持续通过 ESD 二极管倒灌电流可能超出芯片 ESD 结构的漏电流最大容忍极限甚至引发芯片内部发生Latch-up闩锁效应烧毁芯片。建议修正方案波形反映出的核心问题是上电时序颠倒RESET 先于 VDDIO 到达。修改上电时序必须保证VDDIO 先上电稳定到达 2.08V复位引脚再拉高。软件/硬件控制如果复位引脚是由主控如 MCU/FPGA控制请修改主控代码在电源稳定后再释放复位。如果是硬件 RC 复位电路请增大学级电容或增加专门的电源监控/复位芯片Reset IC / Supervisor确保电源稳定前复位引脚始终被锁定在 0V。电源倒灌 是说复位引脚上的电源 到了芯片上去了是的你的理解非常准确更精确地讲是外部加在复位引脚上的电压通过芯片内部的通路“漏”到或者说“推”到了芯片内部的电源线VDDIO上去了。为了让你更容易理解我们可以把这个过程拆解一下1. 电源是怎么“倒灌”进去的芯片内部的引脚并不是孤立的为了防止静电打坏芯片每一个 I/O 引脚包括复位引脚内部都有一对防静电保护二极管ESD Diode。正常的电流方向电源VDDIO→ \rightarrow→芯片内部。倒灌时的电流方向外部控制信号比如主控芯片输出的高电平→ \rightarrow→复位引脚→ \rightarrow→芯片内部的上ESD二极管→ \rightarrow→芯片内部的 VDDIO 电源线。因为此时你的主电源还没有给 VDDIO 供电VDDIO 应该是 0V外部复位引脚上的电压就像“水往低处流”一样反向冲开了二极管把原本没电的 VDDIO 强行“灌”出了一个电压也就是你示波器上看到的青色台阶。2. 这种“倒灌”会带来什么后果芯片被“假供电”VDDIO 虽然没接主电源但靠着复位引脚漏进来的这股电流内部电源线上有了 0.5V~0.7V 的电压。这会让芯片处于一种“没完全通电但又没完全断电”的半死不活状态。逻辑混乱等到主电源真正上电时芯片可能因为没有经历一次干净的“从 0V 开始上电”过程而无法正常初始化出现卡死或功能异常。损伤硬件如果外部驱动复位引脚的能力很强长时间倒灌大电流可能会烧坏芯片内部微小的 ESD 二极管。一句话总结倒灌就是“电源没给芯片供电引脚却反过来把电压塞给了电源轨”。正常的设计应该等电源先稳定再给引脚施加高电平。电源倒灌 一定是复位引脚的电到了vddio嘛不一定但不论倒灌到哪里本质都是“电流顺着内部通路去了电压更低的地方”。在实际电路中“倒灌”可以发生在很多不同的路径上主要取决于电压大小、电路连接方式以及芯片内部结构。常见的倒灌路径有以下几种1. 最常见倒灌到 VDDIO / VDD电源轨这就是你刚才波形里看到的情况。路径外部高电平→ \rightarrow→引脚→ \rightarrow→内部上拉 ESD 二极管→ \rightarrow→VDDIO/VDD 电源网络。条件只要外部引脚电压比芯片当前的电源电压高出大约0.3 V ∼ 0.7 V 0.3\text{V} \sim 0.7\text{V}0.3V∼0.7V二极管导通压降电流就会倒灌进电源。2. 倒灌到其他普通 GPIO 引脚场景如果芯片没上电VDDIO 0V但外部电路同时给 RESET 引脚和 GPIO_A 引脚输出了高电平。路径RESET 引脚的高电平先倒灌到 VDDIO 电源轨使得 VDDIO 被抬高到 0.6V 左右如果此时 GPIO_A 的外部电压是 3.3VGPIO_A 又会继续向这个 0.6V 的 VDDIO 倒灌。结果多个引脚之间通过公共的 VDDIO 电源轨形成了交叉倒灌。3. 倒灌到芯片内部的 Core 电源VDD_CORE场景很多现代复杂芯片如 CPU、FPGA、主控芯片有多个电源域比如 I/O 电源VDDIO如 3.3V和内核电源VDD_CORE如 1.1V。路径如果外部引脚将 VDDIO 抬高了内部的电源转换电路或寄生二极管可能会进一步把电流带入VDD_CORE内核电源网络。危险度这种倒灌非常危险因为内核电路耐压低、非常脆弱轻则导致逻辑紊乱重则直接烧毁核心。4. 倒灌到主控芯片反向倒灌场景如果被控制的芯片上电了VDDIO 3.3V而驱动复位引脚的主控芯片MCU自身还没上电MCU VDD 0V。路径被控芯片的 VDDIO→ \rightarrow→上拉电阻→ \rightarrow→复位信号线→ \rightarrow→MCU 的 GPIO 引脚→ \rightarrow→MCU 内部 ESD 二极管→ \rightarrow→MCU 的电源。结果这次倒灌的方向反过来了是从从机“倒灌”给了主机。总结判断是不是发生了倒灌记住这个公式即可引脚外部输入的电压 该引脚所属的芯片电源电压 内部导通压降 ( ≈ 0.3 V ∼ 0.7 V ) \text{引脚外部输入的电压} \text{该引脚所属的芯片电源电压} \text{内部导通压降}(\approx 0.3\text{V} \sim 0.7\text{V})引脚外部输入的电压该引脚所属的芯片电源电压内部导通压降(≈0.3V∼0.7V)只要满足这个条件电流就会顺着引脚流进芯片内部通常优先流向最近的电源轨 VDDIO导致本不该有电的地方被异常带电。当引脚外部输入的电压减去芯片此时的电源电压VDD大于内部导通压降约0.3V~0.7V时就会发生电源倒灌Current Backfeed / Reverse Current现象。这种现象在硬件工程中非常典型其背后的物理机制和工程影响如下物理机制寄生二极管的导通在CMOS集成电路工艺中芯片的每一个I/O引脚对电源VDD和地GND都不可避免地存在一个“隐藏”的寄生二极管或体二极管。当外部输入电压高于 VDD 0.3V~0.7V 时连接在引脚和VDD之间的这个寄生二极管就会正向导通。此时电流会顺着这个导通路径从外部引脚强行流向芯片的VDD网络这就形成了我们所说的“电流倒灌”。典型触发场景这种情况最常发生在多电源域系统或上下电时序不一致的场景中。例如当芯片的VDD尚未上电电压为0V或电压未稳定时外部连接的外设模块已经上电并输出了高电平信号。外部5V信号直接输入到仅由3.3V供电或掉电的芯片引脚上。这些压差会直接击穿内部二极管的导通阈值导致电流倒灌入芯片内部。对系统的危害电流倒灌不仅仅是“漏电”那么简单它可能引发一系列严重的连锁反应硬件烧毁倒灌电流如果过大会使I/O口上的钳位二极管迅速过载并损坏甚至直接烧毁CPU或电源管理芯片。触发闩锁效应Latch-up大电流倒灌可能激活芯片内部的寄生可控硅结构导致芯片内部短路、局部过热造成不可逆的损坏。系统逻辑紊乱倒灌电流会在原本未上电的VDD网络上建立起一个异常的电压即“假上电”。这可能导致单片机复位不成功、可编程器件程序紊乱或者使系统出现休眠/唤醒异常等难以排查的“慢性病”。硬件设计中的防御策略为了防止这种由电压差引起的倒灌硬件工程师通常会采取以下多层级防御措施IO口串联限流电阻在信号线上串联一个几百欧姆的电阻如330Ω可以有效限制倒灌电流的大小防止内部二极管过流损坏。外部肖特基二极管阻断在信号线上串联或并联一个外部肖特基二极管利用其单向导电性直接阻断反向灌流路径这适用于速率不高的电路。严格的电源时序控制利用芯片的 PWR_OK 等使能引脚确保主控芯片完全上电初始化后再开启外设或二级电源的供电。使用专用电平转换芯片如果两边电压不一致使用专用的电平转换芯片如NMOS转换电路或专用IC进行隔离这是最可靠的防倒灌方案。并非所有芯片的I/O引脚都存在连接到VDD的寄生二极管。例如部分GD32 MCU的引脚分为“5V容忍5VTIO”和“非5VT IO”。非5VT IO内部有连接到VDD的ESD保护二极管满足条件时一定会导通并产生倒灌电流1。5VT IO内部没有连接到电源VDD的保护二极管1。因此即使外部输入5V而VDD为0V也不会发生向VDD的漏电倒灌。对于非5V容忍的I/O在系统上电阶段RESET引脚必须被外部电路牢牢拉低直到所有相关电源尤其是I/O电源和核心电源达到稳定状态后才能释放RESET。这是避免芯片上电瞬间被“暗杀”的最有效手段5VT 是一个由芯片物理设计和 VDDIO 电压域决定的硬件固有属性无法通过软件配置改变。因此“看 VDDIO 是否支持 5V”是判断 5VT 的根本方法如果一个 GPIO 所属的 VDDIO 电源域的额定电压Typical和绝对最大值Absolute Maximum Rating都不支持 5V那么该 GPIO 在工作状态下VDDIO 上电就不是 5VT5V TolerantIO如果 GPIO 所属的 VDDIO 电源域在正常工作电压下例如 VDDIO1.8V 或 3.3V其数据手册规定的引脚输入电压绝对最大值 5V例如仅为 3.6V则说明该 GPIO 在工作状态下是非 5VT 的严禁直接输入 5V 信号5VT 能力与 VDDIO 直接相关且是硬件固定的当 外部输入电压- VDD 0.3V~0.7V时物理层面寄生二极管的导通条件一定满足。工程层面是否造成危害取决于引脚内部结构是否带5V容忍、外部驱动能力以及是否有外部限流保护。因此在硬件设计中绝不能抱有侥幸心理去赌外部驱动能力弱而必须查阅芯片的数据手册Datasheet确认该引脚的绝对最大额定值Absolute Maximum Ratings并在必要时加上外部限流电阻或隔离电路
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