1. 引言触发器Flip-Flop是数字电路中的基本存储单元能够存储一位二进制信息。在计算机组成原理和数字逻辑课程中理解并动手构建各类触发器是掌握时序逻辑电路的关键。Logisim 是一款优秀的数字电路仿真软件其直观的图形化界面非常适合用于学习和验证触发器电路。本教程将引导你使用 Logisim 逐步构建四种核心触发器基本 RS 触发器、钟控 D 触发器、主从 RS 触发器和主从 D 触发器本教程的数据输入端以高电平有效为例所有主从结构以上升沿为有效边沿。锁存器电平触发只要使能信号如 S 1 或 CP1持续有效输出就会跟随输入变化。触发器边沿触发只在时钟跳变沿上升沿或下降沿的那一瞬间采样输入其余时刻输出锁定。我所展示的基本 RS 触发器和钟控 D 触发器是电平触发其实属于锁存器部分教程上称其为触发器是历史沿袭下来的课程术语习惯注意区分。在原理图部分将使用Logisim Evolution 3.9.0和Logisim 2.7.1两个版本进行演示。2. 基本 RS 触发器2.1 真值表基本 RS 触发器由两个交叉耦合的或非门NOR高电平有效或与非门NAND低电平有效构成。这里以或非门高电平有效实现为例其特性表如下R (复位端)S (置位端Qn (当前状态)Qn1 (下一状态)功能说明0000保持原态0011保持原态0101置位 (强行置“1”)0111置位 (强行置“1”)1000复位 (强行置“0”)1010复位 (强行置“0”)110不定禁止无效状态111不定禁止无效状态注意当 R S 1 时两个或非门输出均被强制为 0破坏了输出端必须互补的规则因此该输入组合被禁止。此时的不定状态是指当 R 和 S同时从 1 跳变回 0时由于门电路传输延迟的差异输出端的最终状态是无法确定的。2.2 逻辑化简与特征方程根据真值表可以推导出基本 RS 触发器或非门实现的特征方程Qn1 S R · Qn约束条件R· S 0其中R表示R 的反相。约束条件 R·S 0 即禁止 R 和 S 同时为 1。2.3 构造步骤新建电路新建一个电路命名为“Basic_RS”。放置引脚拖拽出 2 个“输入引脚Pin”分别命名为RS拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。放置元件拖拽出 2 个“或非门NOR Gate”。连接电路第一个或非门的输入端连接R和第二个或非门的输出输出端连接到Q。第二个或非门的输入端连接S和第一个或非门的输出输出端连接到Q_not。完成后的基本RS触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。3. 钟控 D 触发器3.1 真值表钟控 D 触发器在时钟信号 CPClock Pulse的控制下工作解决了基本 RS 触发器的“不定”状态问题。其特性表如下CPDQnQn1功能说明00 或 100保持时钟无效00 或 111保持时钟无效1000输出跟随 D置 01010输出跟随 D置 01101输出跟随 D置 11111输出跟随 D置 13.2 逻辑化简与特征方程钟控 D 触发器的逻辑非常简单其特征方程为Qn1 D仅在CP 1时有效3.3 构造步骤新建电路新建一个电路命名为“Latch_D”。放置引脚拖拽出 2 个“输入引脚Pin”分别命名为DCP拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。法1拖拽出 2 个“与门AND Gate”分别命名为A1A2。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接D和CP。与门 A2的输入端连接D 的非即 D 连接非门非门连接 A2 和CP。拖拽出 2 个“或非门NOR Gate”分别命名为G1G2。或非门 G1的输入端连接A2 的输出和G2 的输出输出端连接到Q。或非门 G2的输入端连接A1 的输出和G1 的输出输出端连接到Q_not。法2拖拽出 2 个“与门AND Gate”分别命名为A1A2。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接D和CP。与门 A2的输入端连接D 的非即 D 连接非门非门连接 A2 和CP。拖出 1 个刚刚搭建的基本 RS 触发器“Basic_RS”。基本 RS 触发器的输入端 R连接A2 的输出输入端 S连接A1 的输出输出端 Q连接到Q输出端 Q_not连接到Q_not。完成后的钟控触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。4. 主从 RS 触发器主从 RS 触发器由两个级联的钟控 RS 触发器构成工作在时钟的两个相位解决了空翻问题。主触发器在 CP高电平1期间接收外部输入。从触发器在 CP低电平0期间接收主触发器的输出并最终呈现给外部输出 Q。上升沿信号从低电平0跳变到高电平1的那一瞬间0 → 1。下降沿信号从高电平1跳变到低电平0的那一瞬间1 → 0。4.1 真值表其特性表与钟控 RS 触发器在有效时钟沿的动作一致本教程以上升沿为有效边沿CP(上升沿↑)SRQnQn1功能说明↑0000保持↑0011保持↑1001置位置 1↑1011置位置 1↑0100复位置 0↑0110复位置 0↑110 或 1不定禁止4.2 逻辑化简与特征方程根据真值表可以推导出主从 RS 触发器的特征方程Qn1 S R · Qn仅在CP 上升沿时有效约束条件R · S 04.3 构造步骤新建电路新建一个电路命名为“MasterSlave_RS”。放置引脚拖拽出 3 个“输入引脚Pin”分别命名为RSCP拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。法1拖拽出 4 个“与门AND Gate”分别命名为A1A2A3A4。拖拽出 4 个“或非门NOR Gate”分别命名为G1G2G3G4。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接R和CP 的非即 CP 连接非门非门连接 A1 。与门 A2的输入端连接S和CP 的非。或非门 G1的输入端连接A1 的输出和G2 的输出。或非门 G2的输入端连接A2 的输出和G1 的输出t。与门 A3的输入端连接G1 的输出和CP。与门 A4的输入端连接G2 的输出和CP。或非门 G3的输入端连接A4 的输出和G4 的输出输出端连接到Q。或非门 G4的输入端连接A3 的输出和G3 的输出输出端连接到Q_not。法2拖拽出 4 个“与门AND Gate”分别命名为A1A2A3A4。拖出 2 个刚刚搭建的基本 RS 触发器“Basic_RS”分别命名为Master和Slave。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接R和CP 的非即 CP 连接非门非门连接 A1 。与门 A2的输入端连接S和CP 的非。基本 RS 触发器 Master的输入端 R连接A1的输出输入端 S连接A2 的输出。与门 A3的输入端连接Master 的输出端 Q和CP。与门 A4的输入端连接Master 的输出端 Q_not和CP。基本 RS 触发器 Slave的输入端 R连接A4 的输出输入端 S连接A3 的输出输出端 Q连接到Q输出端 Q_not连接到Q_not。完成后的主从RS触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。5. 主从 D 触发器5.1 真值表主从 D 触发器结合了 D 触发器的简单性和主从结构的抗空翻特性。其特性表如下CP(上升沿↑)DQnQn1功能说明↑000复位置 0↑010复位置 0↑101置位置 1↑111置位置 1在上升沿到来的瞬间Qn1 D。输出只取决于当前 D 的值与现态 Qn 无关。5.2 逻辑化简与特征方程主从 D 触发器的特征方程为Qn1 D仅在CP 上升沿时有效5.3 构造步骤新建电路新建一个电路命名为“MasterSlave_D”。放置引脚拖拽出 2 个“输入引脚Pin”分别命名为DCP拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。法1拖拽出 4 个“与门AND Gate”分别命名为A1A2A3A4。拖拽出 4 个“或非门NOR Gate”分别命名为G1G2G3G4。拖拽出 2 个“非门NOT Gate”。与门 A1的输入端连接D 的非和CP 的非即 CP 连接非门非门连接 A1 。与门 A2的输入端连接D和CP 的非。或非门 G1的输入端连接A1 的输出和G2 的输出。或非门 G2的输入端连接A2 的输出和G1 的输出。与门 A3的输入端连接G1 的输出和CP。与门 A4的输入端连接G2 的输出和CP。或非门 G3的输入端连接A4 的输出和G4 的输出输出端连接到Q。或非门 G4的输入端连接A3 的输出和G3 的输出输出端连接到Q_not。法2拖拽出 1 个“非门NOT Gate”。拖出 1 个刚刚搭建的主从 RS 触发器“MasterSlave_RS”。主从 RS 触发器的输入端 R连接D 的非输入端 S连接D输入端 CP 连接 CP输出端 Q连接到Q输出端 Q_not连接到Q_not。完成后的主从D触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。6. 总结通过本教程我们使用 Logisim 从最基础的基本 RS 触发器开始逐步构建了更复杂的钟控 D 触发器、主从 RS 触发器和主从 D 触发器。这个过程清晰地展示了数字电路中“存储”与“控制”思想的演进。建议你在 Logisim 中跟随步骤逐一搭建并测试通过改变输入信号和观察波形可使用 Logisim 的“Logging”或模拟时钟深刻理解每种触发器的时序行为和设计精髓。这将为学习更复杂的寄存器、计数器等时序逻辑部件打下坚实基础。
【Logisim 】基本 RS ，钟控 D ，主从 RS ，主从 D 触发器的详细教程
发布时间：2026/7/24 12:53:18
1. 引言触发器Flip-Flop是数字电路中的基本存储单元能够存储一位二进制信息。在计算机组成原理和数字逻辑课程中理解并动手构建各类触发器是掌握时序逻辑电路的关键。Logisim 是一款优秀的数字电路仿真软件其直观的图形化界面非常适合用于学习和验证触发器电路。本教程将引导你使用 Logisim 逐步构建四种核心触发器基本 RS 触发器、钟控 D 触发器、主从 RS 触发器和主从 D 触发器本教程的数据输入端以高电平有效为例所有主从结构以上升沿为有效边沿。锁存器电平触发只要使能信号如 S 1 或 CP1持续有效输出就会跟随输入变化。触发器边沿触发只在时钟跳变沿上升沿或下降沿的那一瞬间采样输入其余时刻输出锁定。我所展示的基本 RS 触发器和钟控 D 触发器是电平触发其实属于锁存器部分教程上称其为触发器是历史沿袭下来的课程术语习惯注意区分。在原理图部分将使用Logisim Evolution 3.9.0和Logisim 2.7.1两个版本进行演示。2. 基本 RS 触发器2.1 真值表基本 RS 触发器由两个交叉耦合的或非门NOR高电平有效或与非门NAND低电平有效构成。这里以或非门高电平有效实现为例其特性表如下R (复位端)S (置位端Qn (当前状态)Qn1 (下一状态)功能说明0000保持原态0011保持原态0101置位 (强行置“1”)0111置位 (强行置“1”)1000复位 (强行置“0”)1010复位 (强行置“0”)110不定禁止无效状态111不定禁止无效状态注意当 R S 1 时两个或非门输出均被强制为 0破坏了输出端必须互补的规则因此该输入组合被禁止。此时的不定状态是指当 R 和 S同时从 1 跳变回 0时由于门电路传输延迟的差异输出端的最终状态是无法确定的。2.2 逻辑化简与特征方程根据真值表可以推导出基本 RS 触发器或非门实现的特征方程Qn1 S R · Qn约束条件R· S 0其中R表示R 的反相。约束条件 R·S 0 即禁止 R 和 S 同时为 1。2.3 构造步骤新建电路新建一个电路命名为“Basic_RS”。放置引脚拖拽出 2 个“输入引脚Pin”分别命名为RS拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。放置元件拖拽出 2 个“或非门NOR Gate”。连接电路第一个或非门的输入端连接R和第二个或非门的输出输出端连接到Q。第二个或非门的输入端连接S和第一个或非门的输出输出端连接到Q_not。完成后的基本RS触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。3. 钟控 D 触发器3.1 真值表钟控 D 触发器在时钟信号 CPClock Pulse的控制下工作解决了基本 RS 触发器的“不定”状态问题。其特性表如下CPDQnQn1功能说明00 或 100保持时钟无效00 或 111保持时钟无效1000输出跟随 D置 01010输出跟随 D置 01101输出跟随 D置 11111输出跟随 D置 13.2 逻辑化简与特征方程钟控 D 触发器的逻辑非常简单其特征方程为Qn1 D仅在CP 1时有效3.3 构造步骤新建电路新建一个电路命名为“Latch_D”。放置引脚拖拽出 2 个“输入引脚Pin”分别命名为DCP拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。法1拖拽出 2 个“与门AND Gate”分别命名为A1A2。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接D和CP。与门 A2的输入端连接D 的非即 D 连接非门非门连接 A2 和CP。拖拽出 2 个“或非门NOR Gate”分别命名为G1G2。或非门 G1的输入端连接A2 的输出和G2 的输出输出端连接到Q。或非门 G2的输入端连接A1 的输出和G1 的输出输出端连接到Q_not。法2拖拽出 2 个“与门AND Gate”分别命名为A1A2。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接D和CP。与门 A2的输入端连接D 的非即 D 连接非门非门连接 A2 和CP。拖出 1 个刚刚搭建的基本 RS 触发器“Basic_RS”。基本 RS 触发器的输入端 R连接A2 的输出输入端 S连接A1 的输出输出端 Q连接到Q输出端 Q_not连接到Q_not。完成后的钟控触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。4. 主从 RS 触发器主从 RS 触发器由两个级联的钟控 RS 触发器构成工作在时钟的两个相位解决了空翻问题。主触发器在 CP高电平1期间接收外部输入。从触发器在 CP低电平0期间接收主触发器的输出并最终呈现给外部输出 Q。上升沿信号从低电平0跳变到高电平1的那一瞬间0 → 1。下降沿信号从高电平1跳变到低电平0的那一瞬间1 → 0。4.1 真值表其特性表与钟控 RS 触发器在有效时钟沿的动作一致本教程以上升沿为有效边沿CP(上升沿↑)SRQnQn1功能说明↑0000保持↑0011保持↑1001置位置 1↑1011置位置 1↑0100复位置 0↑0110复位置 0↑110 或 1不定禁止4.2 逻辑化简与特征方程根据真值表可以推导出主从 RS 触发器的特征方程Qn1 S R · Qn仅在CP 上升沿时有效约束条件R · S 04.3 构造步骤新建电路新建一个电路命名为“MasterSlave_RS”。放置引脚拖拽出 3 个“输入引脚Pin”分别命名为RSCP拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。法1拖拽出 4 个“与门AND Gate”分别命名为A1A2A3A4。拖拽出 4 个“或非门NOR Gate”分别命名为G1G2G3G4。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接R和CP 的非即 CP 连接非门非门连接 A1 。与门 A2的输入端连接S和CP 的非。或非门 G1的输入端连接A1 的输出和G2 的输出。或非门 G2的输入端连接A2 的输出和G1 的输出t。与门 A3的输入端连接G1 的输出和CP。与门 A4的输入端连接G2 的输出和CP。或非门 G3的输入端连接A4 的输出和G4 的输出输出端连接到Q。或非门 G4的输入端连接A3 的输出和G3 的输出输出端连接到Q_not。法2拖拽出 4 个“与门AND Gate”分别命名为A1A2A3A4。拖出 2 个刚刚搭建的基本 RS 触发器“Basic_RS”分别命名为Master和Slave。拖拽出 1 个“非门NOT Gate”。与门 A1的输入端连接R和CP 的非即 CP 连接非门非门连接 A1 。与门 A2的输入端连接S和CP 的非。基本 RS 触发器 Master的输入端 R连接A1的输出输入端 S连接A2 的输出。与门 A3的输入端连接Master 的输出端 Q和CP。与门 A4的输入端连接Master 的输出端 Q_not和CP。基本 RS 触发器 Slave的输入端 R连接A4 的输出输入端 S连接A3 的输出输出端 Q连接到Q输出端 Q_not连接到Q_not。完成后的主从RS触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。5. 主从 D 触发器5.1 真值表主从 D 触发器结合了 D 触发器的简单性和主从结构的抗空翻特性。其特性表如下CP(上升沿↑)DQnQn1功能说明↑000复位置 0↑010复位置 0↑101置位置 1↑111置位置 1在上升沿到来的瞬间Qn1 D。输出只取决于当前 D 的值与现态 Qn 无关。5.2 逻辑化简与特征方程主从 D 触发器的特征方程为Qn1 D仅在CP 上升沿时有效5.3 构造步骤新建电路新建一个电路命名为“MasterSlave_D”。放置引脚拖拽出 2 个“输入引脚Pin”分别命名为DCP拖拽出 2 个“输出引脚Pin”分别命名为QQ_not指Q的反相。法1拖拽出 4 个“与门AND Gate”分别命名为A1A2A3A4。拖拽出 4 个“或非门NOR Gate”分别命名为G1G2G3G4。拖拽出 2 个“非门NOT Gate”。与门 A1的输入端连接D 的非和CP 的非即 CP 连接非门非门连接 A1 。与门 A2的输入端连接D和CP 的非。或非门 G1的输入端连接A1 的输出和G2 的输出。或非门 G2的输入端连接A2 的输出和G1 的输出。与门 A3的输入端连接G1 的输出和CP。与门 A4的输入端连接G2 的输出和CP。或非门 G3的输入端连接A4 的输出和G4 的输出输出端连接到Q。或非门 G4的输入端连接A3 的输出和G3 的输出输出端连接到Q_not。法2拖拽出 1 个“非门NOT Gate”。拖出 1 个刚刚搭建的主从 RS 触发器“MasterSlave_RS”。主从 RS 触发器的输入端 R连接D 的非输入端 S连接D输入端 CP 连接 CP输出端 Q连接到Q输出端 Q_not连接到Q_not。完成后的主从D触发器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错或振荡保存后重新打开即可。6. 总结通过本教程我们使用 Logisim 从最基础的基本 RS 触发器开始逐步构建了更复杂的钟控 D 触发器、主从 RS 触发器和主从 D 触发器。这个过程清晰地展示了数字电路中“存储”与“控制”思想的演进。建议你在 Logisim 中跟随步骤逐一搭建并测试通过改变输入信号和观察波形可使用 Logisim 的“Logging”或模拟时钟深刻理解每种触发器的时序行为和设计精髓。这将为学习更复杂的寄存器、计数器等时序逻辑部件打下坚实基础。
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