从1T1C到GC：嵌入式DRAM单元演进与架构创新探析

1. 嵌入式DRAM的技术演进背景在嵌入式系统设计中存储器的选择往往需要在速度、面积和功耗之间寻找平衡。传统的6T SRAM虽然速度快、接口简单但每个存储单元需要6个晶体管导致芯片面积占用过高。以手机处理器为例SRAM可能占据芯片总面积的30%-45%而在AI加速芯片中这一比例甚至高达70%。这种面积劣势促使工程师们寻找替代方案而嵌入式DRAMeDRAM凭借其高密度特性成为重要选择。eDRAM的核心优势在于单元结构精简。经典的1T1C单晶体管单电容结构仅需1个晶体管和1个电容单位面积存储密度可达SRAM的4-6倍。IBM在POWER系列处理器中率先采用eDRAM作为三级缓存实测显示相同容量下eDRAM面积仅为SRAM的1/3功耗降低40%。但这种结构也面临保持时间Retention Time的挑战——电容存储的电荷会随时间泄漏需要周期性刷新数据。在22nm工艺下1T1C eDRAM的典型刷新周期约为32ms这成为架构设计时必须考虑的额外开销。2. 1T1C eDRAM的架构解析2.1 基础单元结构与操作原理1T1C单元的核心组件是作为开关管的NMOS晶体管和存储电容。晶体管栅极连接字线WL源极连接位线BL漏极则与电容电极SN相连。其工作流程可分为两个阶段写入操作当字线电压升高至VDD时晶体管导通。假设要写入逻辑1位线被预充电至高位电压如1.2V通过导通的晶体管对电容充电写入逻辑0时则放电至低位电压如0V。完成写入后字线电压归零晶体管关闭数据以电荷形式保存在电容中。读取操作位线首先预充电至中间电平如0.6V。当字线再次激活时电容电荷会与位线电荷共享。若原存储为1位线电压会轻微上升若为0则会下降。这个微小的电压差通常仅50-100mV需要由灵敏放大器Sense Amplifier检测并放大。实际应用中存储阵列通常采用折叠式位线结构Folded Bitline如图1所示。这种布局将相邻位线成对排列通过差分信号抵消共模噪声使电压检测更可靠。IBM的测试数据显示采用该结构可使信噪比提升60%以上。2.2 电容技术的演进路径电容作为数据存储的核心元件其性能直接影响eDRAM的可靠性。早期平面电容受限于二维结构在40nm工艺下单位容量仅为5fF/μm²。为突破这一限制业界发展出两种三维电容技术深槽电容DTC通过深反应离子刻蚀在硅衬底上形成高深宽比沟槽内壁沉积介质层后填充导电材料。在28nm工艺中沟槽深度可达7μm单位容量提升至30fF/μm²。但该技术需要额外的掩模步骤增加工艺复杂度。堆叠电容SC在晶体管上方垂直堆叠圆柱形或齿状电容结构。22nm工艺的堆叠层数可达5层单位容量约25fF/μm²。其优势在于与逻辑工艺兼容性更好Micron的HMC混合存储立方体就采用该技术实现8Gb容量。电容介质材料也从传统的氮化硅Si3N4发展为高k材料如Al2O3介电常数~9和HfO2介电常数~25使相同尺寸下的存储电荷量提升2-3倍。2.3 漏电控制关键技术eDRAM的电荷泄漏主要来自六个路径见图2其中晶体管相关漏电最为关键。在28nm工艺中典型的漏电流约为1pA/μm这会导致存储电荷在毫秒级时间内衰减。工程师通过两种方法应对栅极电压调制在保持阶段将字线电压降至负压-0.3V使晶体管截止更彻底。实测显示该方法可使亚阈值漏电降低两个数量级。但需要增加栅氧层厚度以防止击穿这会牺牲一定的开关速度。掺杂工程通过精确控制源漏区的掺杂浓度梯度降低结电场强度。台积电在16nm工艺中采用halo掺杂技术使漏电流减少70%的同时维持了驱动能力。刷新策略的选择也直接影响系统性能。分布式刷新将刷新操作分散在正常访问间隙避免突发式刷新导致的性能骤降。在IBM z15处理器中eDRAM采用bank级并行刷新机制仅占用3%的内存带宽远低于传统DRAM的10%开销。3. 增益单元GC-eDRAM的创新突破3.1 架构优势与设计折中增益单元Gain CelleDRAM被视为SRAM和1T1C eDRAM的折中方案。其核心思想是用晶体管替代电容作为存储元件通过放大效应弥补电荷泄漏。以典型的3T GC为例见图3它包含写晶体管PW受写字线WWL控制连接写位线WBL存储晶体管PS栅极浮空保持数据状态读晶体管PR受读字线RWL控制连接读位线RBL与传统1T1C相比GC-eDRAM具有三大优势工艺兼容性完全采用标准CMOS晶体管无需特殊电容工艺非破坏性读取读操作不会改变存储节点电压避免回写开销面积效率3T结构面积约为6T SRAM的50%在65nm工艺下单单元面积仅0.36μm²但动态刷新的需求仍然存在。实测数据显示28nm工艺下3T GC的保持时间约200μs仍需周期性刷新。日本半导体能源实验室提出的OSFET氧化物半导体FET方案将保持时间延长至10ms但牺牲了约15%的写入速度。3.2 电路级优化案例在65nm FD-SOI工艺中研究人员通过以下创新提升GC性能双栅偏置利用SOI衬底的背栅调控阈值电压使读晶体管的导通电流提升2倍读取延迟降低至1.2ns差分位线架构采用互补读位线对通过差分放大将信号摆幅从150mV增至300mV使误码率下降三个数量级自适应刷新根据温度传感器数据动态调整刷新周期。当芯片温度从25℃升至85℃时刷新频率仅需从5kHz增至20kHz而非传统方案的固定32kHz4T GC-eDRAM则进一步引入负反馈管NB通过正反馈机制增强数据稳定性。在28nm体硅工艺中其静态噪声容限SNM达到200mV接近SRAM水平。但额外晶体管使单元面积增加30%需要在可靠性和密度间权衡。4. 系统级架构创新4.1 三级灵敏放大器设计IBM POWER9处理器中的eDRAM采用独特的三级放大架构见图4第一级本地灵敏放大器LSA就近检测位线信号采用电流镜结构实现5倍增益第二级bank级放大器BSA通过全局线接收多路LSA输出进行时间交错处理第三级数据路径放大器DPA整合时序控制最终输出至处理器流水线这种分级结构带来两大收益位线长度缩短60%使RC延迟从1.8ns降至0.7ns通过共享放大电路每个bank的面积开销减少45%4.2 混合存储立方体HMC技术Micron推出的HMC将eDRAM与逻辑芯片采用3D堆叠集成见图5关键技术包括硅通孔TSV每颗芯片含超过1000个TSV提供512GB/s的垂直带宽低阶交错映射以16B为块的地址交织策略使访问延迟分布更均匀存内计算在存储层集成简单ALU支持向量点积等操作使AI推理能效比提升8倍在Intel Knights Landing处理器中16GB HMC模块的实测带宽达480GB/s是传统DDR4接口的5倍而功耗仅增加20%。5. 未来挑战与发展趋势随着工艺进入5nm以下节点eDRAM面临三重挑战电容缩放极限深槽电容的深宽比已接近200:1的物理极限介质漏电呈指数增长晶体管变异阈值电压波动导致保持时间差异扩大在3σ情况下可能相差10倍热效应3D堆叠使存储层温度可达90℃电荷保持能力下降40%新兴技术路线正在探索中铁电电容FeCAP利用HfZrO2的铁电效应实现非易失存储松下已在28nm工艺实现10^12次擦写耐久性自旋轨道转矩MRAM将eMRAM与eDRAM混合集成Everspin的测试芯片显示存取速度可达2ns光学互连Ayar Labs的光学I/O芯片使存储带宽密度突破1Tb/s/mm²功耗仅1.3pJ/bit在实际项目中选择存储方案时建议从三个维度评估对于L1缓存等延迟敏感场景SRAM仍是首选需要数MB以上容量的中间缓存可考虑GC-eDRAM而大容量末级缓存则适合1T1C或HMC架构。随着存算一体架构的兴起存储单元将不再只是数据的被动容器而是演变为参与计算的主动单元这或许会重新定义嵌入式存储的价值边界。