172、 PCIE阻抗控制与布线规则：从一次信号完整性问题说起

172、 PCIE阻抗控制与布线规则：从一次信号完整性问题说起去年调试一块PCIE Gen3的板卡，链路训练总是失败，眼图几乎睁不开。示波器上看到信号过冲严重，反射噪声把数据淹没了。折腾两周才发现，问题出在差分线阻抗失控——设计时按100Ω做的阻抗计算，实际板厂做出来只有85Ω。这次教训让我明白，PCIE布线不是“连上线就行”的活儿。阻抗控制为什么这么要命？PCIE信号是典型的高速差分信号，Gen3速率就到8GT/s了。信号边沿极快，任何阻抗不连续都会引起反射。反射信号叠加在原始信号上，轻则增加抖动，重则直接误码。那个85Ω的板子，就是因为阻抗突变导致反射系数达到8%，信号质量根本没法看。阻抗控制的核心是保持传输线特性阻抗恒定。差分阻抗通常要求100Ω±10%，单端阻抗50Ω±10%。这个“±10%”是给设计留的余量，实际要尽量往中间值靠。我现在的习惯是要求板厂控制在100Ω±5%，虽然成本高一点，但省掉后期调试的麻烦。布线规则里的那些坑线宽和间距是第一关。差分对内部两根线的间距要恒定，这个间距变化会引起差分阻抗波动。我一般要求间距变化不超过10%。曾经见过有人为了绕开BGA区域，把间距突然拉大，结果那段就成了反射重灾区。参考层必须完整。PCIE信号线下面要有完整的地平面做参考，切忌跨分割区。有一次发现某条lane误码率偏高，查了半天发现信号线下面有个电源平面切割槽，正好跨过去20mil。就这20mil，足够让阻抗跳变30Ω。等长匹配要讲究策略。PCIE要求差分对内等长控制在5mil以内，lane间等长可以放